JPS5957439A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5957439A JPS5957439A JP57167908A JP16790882A JPS5957439A JP S5957439 A JPS5957439 A JP S5957439A JP 57167908 A JP57167908 A JP 57167908A JP 16790882 A JP16790882 A JP 16790882A JP S5957439 A JPS5957439 A JP S5957439A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- section
- lead frame
- thickness
- sections
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置、特に多ビンパッケージに逍したり
一１フレームに関する。
一１フレームに関する。
（２）技術の背景
１１１１脂封止形半導体集積回路（プラス’ｆ・ツクＩ
ｃともｕｌ！称される）は、第１図ｔａ＋に示されるリ
ードフレームを用いて製造される。同図において、■は
り−トフレーム、２はクレードル、３はパイロット穴、
４はグイステージ、５はリード、６はステージリボ−ト
ハー、７はタイバーを示ず。
ｃともｕｌ！称される）は、第１図ｔａ＋に示されるリ
ードフレームを用いて製造される。同図において、■は
り−トフレーム、２はクレードル、３はパイロット穴、
４はグイステージ、５はリード、６はステージリボ−ト
ハー、７はタイバーを示ず。
グイステージ４の上には図示されない半導体チップ（以
下チップという）が付着され（ダイ付け）、それの電極
バットとリート５のグイステージに近い部分（インナー
リード部）とにワイートが接着されて接続が形成釣れ（
マノイヤ伺り）、シかる後にモールド樹脂が同図に点線
で囲む領域に封止され、タイバー７およびピンチを切′
ＩＩＪｉ Ｌ、リードを折り曲げてプラスチックＩＧが
形成される。かかる技術は公知で広〈実施されている。
下チップという）が付着され（ダイ付け）、それの電極
バットとリート５のグイステージに近い部分（インナー
リード部）とにワイートが接着されて接続が形成釣れ（
マノイヤ伺り）、シかる後にモールド樹脂が同図に点線
で囲む領域に封止され、タイバー７およびピンチを切′
ＩＩＪｉ Ｌ、リードを折り曲げてプラスチックＩＧが
形成される。かかる技術は公知で広〈実施されている。
一方、世Ｊ１ｙ、＋（川は」−記プラスチック１０パッ
ケージの断面図で、グイステージ４」二にチップ９が伺
イｔされ、さらにワイート８によってリード５とチップ
」−の電極パッドとが接続され、これらが゛Ｅ−ルト１
１１１脂１０で１・１止されている。なおり−トフレー
Ｊ１の各部の厚さはＪべて同じである。
ケージの断面図で、グイステージ４」二にチップ９が伺
イｔされ、さらにワイート８によってリード５とチップ
」−の電極パッドとが接続され、これらが゛Ｅ−ルト１
１１１脂１０で１・１止されている。なおり−トフレー
Ｊ１の各部の厚さはＪべて同じである。
ところで、上記第１図＋ａ）にはｉ １ｌｌｉｌのグイ
ステージとリードの配置しか示されないが、リードフレ
ームには多数のグイステージが１１ｚんで配置され、ま
たグイステージのまわりには図示のものと同様のリード
が配置されている。また、リートの数は搭載するチップ
によって異なり、本発明に係わる多ピンプラスチソクパ
ソケージを用いるリートフレームには４０ないし７０本
のリードがある。
ステージとリードの配置しか示されないが、リードフレ
ームには多数のグイステージが１１ｚんで配置され、ま
たグイステージのまわりには図示のものと同様のリード
が配置されている。また、リートの数は搭載するチップ
によって異なり、本発明に係わる多ピンプラスチソクパ
ソケージを用いるリートフレームには４０ないし７０本
のリードがある。
なお前記したチップの電極バンドとリードとの間の配線
すなわちワイヤイー１番Ｊは、極細の金（八Ｕ）の電線
を自動接着機（ボンディングマシン）により接着するご
とによりきわめて短時間内に完成される。
すなわちワイヤイー１番Ｊは、極細の金（八Ｕ）の電線
を自動接着機（ボンディングマシン）により接着するご
とによりきわめて短時間内に完成される。
（３）（）Ｃ来技術と問題点
第２図は従来技術におりる多ビンリーｌフレームの要部
平面図で、同図を参照するとダ・イステージ２２に千ツ
ブ２３が付着され、リード２４のインナーリート部（内
側部分）と上記デツプ２３の電極パノ［・（図示・Ｕず
）とが１ツイヤ２５で接続されている。
平面図で、同図を参照するとダ・イステージ２２に千ツ
ブ２３が付着され、リード２４のインナーリート部（内
側部分）と上記デツプ２３の電極パノ［・（図示・Ｕず
）とが１ツイヤ２５で接続されている。
ところで、第２図に破線２３ａで示す形状の小さいチッ
プをグイステージ２２に付着するときには、２３で示す
大きいチップの場合に比べてより長いワイー１□２５．
］を必要とする。しかし、従来技術におい゛（゛はワ・
イヤイ・１りできる長さに限界があり、またワイヤ長が
長くなると樹脂封止時において、ワイートの位置変動（
ワイートフロー）が大きくなり、ワイートが互いに接Ｍ
ＩＩ＋するおそれや、ワイヤに金線を使用するごとによ
る一１スト’＋１１＋をまねくなどの問題がある。
プをグイステージ２２に付着するときには、２３で示す
大きいチップの場合に比べてより長いワイー１□２５．
］を必要とする。しかし、従来技術におい゛（゛はワ・
イヤイ・１りできる長さに限界があり、またワイヤ長が
長くなると樹脂封止時において、ワイートの位置変動（
ワイートフロー）が大きくなり、ワイートが互いに接Ｍ
ＩＩ＋するおそれや、ワイヤに金線を使用するごとによ
る一１スト’＋１１＋をまねくなどの問題がある。
一方、ワイヤ長の増大に対処するため、第３図に示す如
くリード３Ｉのインナーツー１部を長くしＣ（同図に破
線３１ａで示す部分）千ノゾに近づりる方法が考えられ
るが、チップＧこ近づくほどリートが密集するため各リ
ード間の幅（スリット）Ｗｌが狭くなる。しかも従来の
り−トフレーム製造技術（エツチングもしくはスタンピ
ンク）では、−に記スリットの大きさ旧をり一１′フレ
ームの板厚程度以下にすることが困ゲＷであるため、Ｗ
ｌが板厚以−トになる所までリードを長くすることがで
きない。なお従来技術における上記板厚は＋１．２５ｍ
ｍが主流で他に０．１５ｍｍ、０．１３ｍｍ等がある。
くリード３Ｉのインナーツー１部を長くしＣ（同図に破
線３１ａで示す部分）千ノゾに近づりる方法が考えられ
るが、チップＧこ近づくほどリートが密集するため各リ
ード間の幅（スリット）Ｗｌが狭くなる。しかも従来の
り−トフレーム製造技術（エツチングもしくはスタンピ
ンク）では、−に記スリットの大きさ旧をり一１′フレ
ームの板厚程度以下にすることが困ゲＷであるため、Ｗ
ｌが板厚以−トになる所までリードを長くすることがで
きない。なお従来技術における上記板厚は＋１．２５ｍ
ｍが主流で他に０．１５ｍｍ、０．１３ｍｍ等がある。
スリント幅Ｗの最小値も」二層値稈壕であり、従来リー
ト先端のスリソロ１畠はこの最小値のものである。そこ
で板厚の薄い４７４料を用いてスリット幅の最小（ｉＺ
ｔを小さくし、リーＦ長を増大するごとも考えられるが
、アウターリート部の板厚も同時に薄くなり、ハンドリ
ング等で変形しやすくなる問題がある。 （板厚が０．
１５ｍｍ、０．１３ｍｍ等の祠料はミニフラットＩＣ等
の限られたパッケージ用として使用されている。）（４
）発明の目的 本発明は−１−記従来の問題に鑑み、インナーリード部
を従来よりさらにグイステージの近くまご１、ｉ−＜
シたり−トフレームの提供を１」的とする。
ト先端のスリソロ１畠はこの最小値のものである。そこ
で板厚の薄い４７４料を用いてスリット幅の最小（ｉＺ
ｔを小さくし、リーＦ長を増大するごとも考えられるが
、アウターリート部の板厚も同時に薄くなり、ハンドリ
ング等で変形しやすくなる問題がある。 （板厚が０．
１５ｍｍ、０．１３ｍｍ等の祠料はミニフラットＩＣ等
の限られたパッケージ用として使用されている。）（４
）発明の目的 本発明は−１−記従来の問題に鑑み、インナーリード部
を従来よりさらにグイステージの近くまご１、ｉ−＜
シたり−トフレームの提供を１」的とする。
（５）発明の構成
そしてこの目的は本発明によれば、リードフレームのイ
ンナーリード先＆ｔｉｌ ｒｌ！分の厚さが他の部分よ
りも薄く形成されていることを特徴とする半導体装１１
ｔを提供することによって達成される。
ンナーリード先＆ｔｉｌ ｒｌ！分の厚さが他の部分よ
りも薄く形成されていることを特徴とする半導体装１１
ｔを提供することによって達成される。
（６）発明の実施例
以−ト本発明実施例を図面により説明する。
第４図は本発明実施例を説明するためのり一トフレーム
要部の平面図（ａｌおよび断面図（ｂｌで、同図を参照
するとインナーリード部４４は、４４ａで示す部分だり
ステージ４１に向かって延長され、従来に比べてより長
くされている。当該増大Ｒ１ｆ分４４ａのＷさ１１２は
同図ｆｂｌに示す如くリードフレームの他の１４ｊ分の
厚さＤＩ（従来の厚さ）より薄く形成されている。その
ため第３図に示す如＜ 、ｉｊｔ来のスリン］・幅の最
小値Ｗよりさらに小さいスリット幅ｗ１までインナーリ
ード部を形成することができる。
要部の平面図（ａｌおよび断面図（ｂｌで、同図を参照
するとインナーリード部４４は、４４ａで示す部分だり
ステージ４１に向かって延長され、従来に比べてより長
くされている。当該増大Ｒ１ｆ分４４ａのＷさ１１２は
同図ｆｂｌに示す如くリードフレームの他の１４ｊ分の
厚さＤＩ（従来の厚さ）より薄く形成されている。その
ため第３図に示す如＜ 、ｉｊｔ来のスリン］・幅の最
小値Ｗよりさらに小さいスリット幅ｗ１までインナーリ
ード部を形成することができる。
例えば上記厚さ旧を０．１５ｍｍまで薄くできると、通
；Ｗの技術でスリン１幅０．１５ｍｍのインリ”−リー
ト部を形成することができ、これによってダイ−１・長
を９’ａｊ縮することができる。
；Ｗの技術でスリン１幅０．１５ｍｍのインリ”−リー
ト部を形成することができ、これによってダイ−１・長
を９’ａｊ縮することができる。
ところで上述したリードフレームの形成方法は、先ずイ
ンナーリードの先端部４４Ａの領域のみをエツチング（
ハーフエツチング）により薄く加工し、次いで再びエツ
チングによりインナーリードの形状を加工する。また他
の方法として上記先端部４４ａのめを機械的につぶし、
しかる後スタンピングにより↑１抜加工することによっ
ても形成できる。
ンナーリードの先端部４４Ａの領域のみをエツチング（
ハーフエツチング）により薄く加工し、次いで再びエツ
チングによりインナーリードの形状を加工する。また他
の方法として上記先端部４４ａのめを機械的につぶし、
しかる後スタンピングにより↑１抜加工することによっ
ても形成できる。
なお同図において４Ｇは本実施例にお４Ｊるワイヤを示
し、また４６ａは従来のり一１フレームにおけるワイヤ
を示す。またリード先端の幅はりイ計ボンディングがで
きるに十分な人きさとし、またステージ４１の厚さＤＩ
は従来のリードフレームのｊｖさと同じであるためチソ
プイ：ｊ着におりる変形などの問題は生じない。
し、また４６ａは従来のり一１フレームにおけるワイヤ
を示す。またリード先端の幅はりイ計ボンディングがで
きるに十分な人きさとし、またステージ４１の厚さＤＩ
は従来のリードフレームのｊｖさと同じであるためチソ
プイ：ｊ着におりる変形などの問題は生じない。
第５図は上述した本発明リードフレームを用いたプラス
ヂソクバノケージの１１１面図で、同図において、５１
はグイステージ、５２ばデツプ、５３はリート、５４は
モール１′樹脂を示す。
ヂソクバノケージの１１１面図で、同図において、５１
はグイステージ、５２ばデツプ、５３はリート、５４は
モール１′樹脂を示す。
（７）発明のリノ果
以上詳細に説明した如く、本発明によれば、インリ・−
リードの先端が従来よりステージに近い所まで廷びたリ
ードフレームを提供できるため、小さなチップに対して
ワイヤ長を短くでき、ワイヤポンディングの時間短縮と
金線使用縫の力１１減によりコストダウンが実現され、
またワイヤフローなどの問題が防止され・うるごとによ
り歩留りと信頼性の向上に効呆大である。なお、上記の
実施例では］も１脂封止型半導体装置に用いられるリー
トフレーＪ、を例に説明したが、他の場合例えばサーデ
ィツプ型半導体装置用リードフレームにも適用できるこ
とはいうまでもない。
リードの先端が従来よりステージに近い所まで廷びたリ
ードフレームを提供できるため、小さなチップに対して
ワイヤ長を短くでき、ワイヤポンディングの時間短縮と
金線使用縫の力１１減によりコストダウンが実現され、
またワイヤフローなどの問題が防止され・うるごとによ
り歩留りと信頼性の向上に効呆大である。なお、上記の
実施例では］も１脂封止型半導体装置に用いられるリー
トフレーＪ、を例に説明したが、他の場合例えばサーデ
ィツプ型半導体装置用リードフレームにも適用できるこ
とはいうまでもない。
第１図は従来技術におりるリードフレームを説明するた
めの図で、その（ａ）は平面図、（ｈ）は」二層リード
フレームを使用したバソゲージの１１ノ１面図、１５２
＋３’４ば上配り一トフレームのインナーリード部を
示す要部平面図、第３図はインナーリードＨｐのスリッ
ト幅を説明するだめの図、第４図は本発明実施例を説明
するためのり一１′フレーノ、の要（（１１平面図ｔａ
＋および断面図ｆｂ）、第５図は本発明のリードフレー
ムを用いたプラスチソクパソゲージの断面図である。 １−−リードフレーム、２− クレードル、３−パイコ
ツ１−穴、４ 、２２．４Ｌ ５］−グイステージ、５
、２４．３１．４４．５３−リート、６ 、２１．４
３− ステーシリ°ボートへ−、７−クイバー、１０＋
５４−モール１°イＩｆ Ｊｆｌｉ、８ 、２５．２
５ａ 、 ４６．４６ａ 、 ５５−ワイヤ、９ 、２
３．２３ａ 、 ４２．５２− チップ、３１ａ 、
４４ａ−−リード増大１（１９第１図 第２ト」 １９７ 第３図 １ 第４図
めの図で、その（ａ）は平面図、（ｈ）は」二層リード
フレームを使用したバソゲージの１１ノ１面図、１５２
＋３’４ば上配り一トフレームのインナーリード部を
示す要部平面図、第３図はインナーリードＨｐのスリッ
ト幅を説明するだめの図、第４図は本発明実施例を説明
するためのり一１′フレーノ、の要（（１１平面図ｔａ
＋および断面図ｆｂ）、第５図は本発明のリードフレー
ムを用いたプラスチソクパソゲージの断面図である。 １−−リードフレーム、２− クレードル、３−パイコ
ツ１−穴、４ 、２２．４Ｌ ５］−グイステージ、５
、２４．３１．４４．５３−リート、６ 、２１．４
３− ステーシリ°ボートへ−、７−クイバー、１０＋
５４−モール１°イＩｆ Ｊｆｌｉ、８ 、２５．２
５ａ 、 ４６．４６ａ 、 ５５−ワイヤ、９ 、２
３．２３ａ 、 ４２．５２− チップ、３１ａ 、
４４ａ−−リード増大１（１９第１図 第２ト」 １９７ 第３図 １ 第４図
Claims (1)
- ジ−１フレームのインナーリード先端部分の厚さが他の
部分よりも薄く形成されていることを特徴とする半導体
装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167908A JPS5957439A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167908A JPS5957439A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5957439A true JPS5957439A (ja) | 1984-04-03 |
Family
ID=15858273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167908A Pending JPS5957439A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957439A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224656A (ja) * | 1985-07-24 | 1987-02-02 | Shinko Electric Ind Co Ltd | リ−ドフレ−ムの製造方法 |
| JPS63173351A (ja) * | 1987-01-13 | 1988-07-16 | Toshiba Corp | 半導体装置のリ−ドフレ−ム |
| JPH01231332A (ja) * | 1988-03-11 | 1989-09-14 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0325252U (ja) * | 1989-07-21 | 1991-03-15 |
-
1982
- 1982-09-27 JP JP57167908A patent/JPS5957439A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224656A (ja) * | 1985-07-24 | 1987-02-02 | Shinko Electric Ind Co Ltd | リ−ドフレ−ムの製造方法 |
| JPS63173351A (ja) * | 1987-01-13 | 1988-07-16 | Toshiba Corp | 半導体装置のリ−ドフレ−ム |
| JPH01231332A (ja) * | 1988-03-11 | 1989-09-14 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0325252U (ja) * | 1989-07-21 | 1991-03-15 |
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