JPS5958518A - 入出力制御方式 - Google Patents
入出力制御方式Info
- Publication number
- JPS5958518A JPS5958518A JP16998482A JP16998482A JPS5958518A JP S5958518 A JPS5958518 A JP S5958518A JP 16998482 A JP16998482 A JP 16998482A JP 16998482 A JP16998482 A JP 16998482A JP S5958518 A JPS5958518 A JP S5958518A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- processing
- output control
- output device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はマイクロプロセッサが複数の優先順位レベルに
て入出力装置群の制御を行う入出力制御シヌテムにおけ
る入出力制御方式に関し、特に入出力装置の動作単位に
優先順位をｆ＼Ｊして処理を行う入出力制御方式に関す
るものである。
て入出力装置群の制御を行う入出力制御シヌテムにおけ
る入出力制御方式に関し、特に入出力装置の動作単位に
優先順位をｆ＼Ｊして処理を行う入出力制御方式に関す
るものである。
（ハ）従来技術と問題点
複数の入出力装置を制御するのに、これら入出力装置の
処理をイテうのに優先順位を定めてそれぞれの処理を行
うことが一般に行われている。ところが入出力装置の優
先順位は装置各々に応じた順位に固定されておシ順位を
変更することが容易でないという問題があり、−万人出
力装置単位に優先順位を決定しても当該入出力装置にて
取扱う制御の中でも時間的に速く処理したいデータ例え
ばチェンデータとか或は多少遅れてもよい制御例えばチ
ェンコマンドの処理があり、他の入出力装置の速く処理
するチェンテ゛−夕は実行中の入出力装置の処理が終了
するまで待たされ、又同一装置を読み書き動作を行う場
合には上位装置でさえ下位装置の動作が終了するまで待
たされ処理時間がかかるとともに所要の処理が有効適切
な画先順位になされないといった欠点があった。
処理をイテうのに優先順位を定めてそれぞれの処理を行
うことが一般に行われている。ところが入出力装置の優
先順位は装置各々に応じた順位に固定されておシ順位を
変更することが容易でないという問題があり、−万人出
力装置単位に優先順位を決定しても当該入出力装置にて
取扱う制御の中でも時間的に速く処理したいデータ例え
ばチェンデータとか或は多少遅れてもよい制御例えばチ
ェンコマンドの処理があり、他の入出力装置の速く処理
するチェンテ゛−夕は実行中の入出力装置の処理が終了
するまで待たされ、又同一装置を読み書き動作を行う場
合には上位装置でさえ下位装置の動作が終了するまで待
たされ処理時間がかかるとともに所要の処理が有効適切
な画先順位になされないといった欠点があった。
（Ｃ）発明の目的
本発明は上記従来の欠点に鑑み、入出力装置は勿論入出
力装置の動作単位に優先順位に従った処理が行えるとと
もに優先順位変更が容易に行え能率のよい入出力側御方
式を提供することを目的とするものである。
力装置の動作単位に優先順位に従った処理が行えるとと
もに優先順位変更が容易に行え能率のよい入出力側御方
式を提供することを目的とするものである。
（（１） 発明の構成
簡単に述べると本発明は、複数の優先順位レベ／しを入
出力装置群よりの割込み受付用の第１の優先順位レベル
と入出力装置群の制御を行う第２の優先順位レベｌし群
とに分割し、入出力装置の動作単位に１身先順位を付し
て記憶域に備え、マイクロプロセッサが第１の優先順位
レベｐで入出力装置の？ｉ；ＩＩ込みを受付は記憶域の
内容に基づいて第２の優先順位レベル群にて動作単位の
制御を行うよってしたことを特徴とするものであり、効
率のよい入出力制御を行うことが可能となる。
出力装置群よりの割込み受付用の第１の優先順位レベル
と入出力装置群の制御を行う第２の優先順位レベｌし群
とに分割し、入出力装置の動作単位に１身先順位を付し
て記憶域に備え、マイクロプロセッサが第１の優先順位
レベｐで入出力装置の？ｉ；ＩＩ込みを受付は記憶域の
内容に基づいて第２の優先順位レベル群にて動作単位の
制御を行うよってしたことを特徴とするものであり、効
率のよい入出力制御を行うことが可能となる。
（ｅ）発明の実施例
以下本発明の実施例を図によって詳細に説明する。
第１図は本発明の入出力制御装置を示す一実施例のブロ
ック図、第２図は本発明による入出力装置の動作を説明
するためのタイムチャート図、第３図は本発明による上
記１．ホ装置の動作を説明するためのタイムチャー１−
図である。
ック図、第２図は本発明による入出力装置の動作を説明
するためのタイムチャート図、第３図は本発明による上
記１．ホ装置の動作を説明するためのタイムチャー１−
図である。
図において、１は主記憶装置、２は処理装置。
３は転送バッファ４とアクセス制御部５とｃｐｕインタ
フェース部６とマイクロプロセッサ７とコントロールス
トレジ８ 、！： Ｉ／リインターフエーヌ部９とから
構成される入出力制御装置、１ｏ−ｉないし１０−ｎは
入出力装置をそれぞれ示す。
フェース部６とマイクロプロセッサ７とコントロールス
トレジ８ 、！： Ｉ／リインターフエーヌ部９とから
構成される入出力制御装置、１ｏ−ｉないし１０−ｎは
入出力装置をそれぞれ示す。
マイクロプロセッサ７はコントロールストレジの内容に
よりその処理を突付しＣＰＵインタフェース部６を介し
て処理装置２と接続され、又アクセス制御部５を介して
主記憶装置１と接続される。
よりその処理を突付しＣＰＵインタフェース部６を介し
て処理装置２と接続され、又アクセス制御部５を介して
主記憶装置１と接続される。
更にマイクロプロセッサ７は工１０インターフェース部
９を介し入出力装置１０−１ないし１０−ｎと接続され
ている。転送バッファ４は主記憶装置１と入出力装置１
０−１ないし１０ ｎと間の転送デ°−夕を一時保持す
る。マイクロプロセッサ７は複数の陽光１１頁位しベ〜
に動作を行う例えばパ＃０ レベル、＃１ レベル
＃ ２ レベル、 ＃ ３ レベル。
９を介し入出力装置１０−１ないし１０−ｎと接続され
ている。転送バッファ４は主記憶装置１と入出力装置１
０−１ないし１０ ｎと間の転送デ°−夕を一時保持す
る。マイクロプロセッサ７は複数の陽光１１頁位しベ〜
に動作を行う例えばパ＃０ レベル、＃１ レベル
＃ ２ レベル、 ＃ ３ レベル。
＃４レペｌしの陽光順位レベルで動作する。＃０レヘ／
Ｌ’ カ最ｉμ先しベ）Ｖであり、＃Ｏレベルはマシン
チェック処理用のものであり一般に用いられている。＃
ルベル ツノ装置１ ０−１ないし１０−ｎの割込みは必ず＃■
レペ／しにて取扱う、＃２ないし＃４レベルは入出力制
御用に分割しである。入出力装置１０−１ないし１０−
ｎの処理即ち動作及び次に処理する処理即ち動作もコン
トロールストレジ８にレベ／し別で格納されている。こ
の格納する手段はマイクロプロセッサ７用のマイクロプ
ログラムによって行う。従ってコントロールストレジ８
を処理するマークロプロセッサ７の処理依頼により例え
ば入牙 出力装置１０−１が処理即ち動作本終了すると入出力装
置１０−１は：ｌ′＃：ルぺμに割込む、結果としてコ
ントロールストレジ８に格納しである高順位の入出力裂
１Ｍの動作がマイクロプロセッサ７によって処理される
こととなる。従って入出力装置の動作別に順位レベルを
設定しておけば高能率の入出力装置が可能となる、 以上を第２図を用いて説明する。縦軸のＬｏ 。
Ｌ’ カ最ｉμ先しベ）Ｖであり、＃Ｏレベルはマシン
チェック処理用のものであり一般に用いられている。＃
ルベル ツノ装置１ ０−１ないし１０−ｎの割込みは必ず＃■
レペ／しにて取扱う、＃２ないし＃４レベルは入出力制
御用に分割しである。入出力装置１０−１ないし１０−
ｎの処理即ち動作及び次に処理する処理即ち動作もコン
トロールストレジ８にレベ／し別で格納されている。こ
の格納する手段はマイクロプロセッサ７用のマイクロプ
ログラムによって行う。従ってコントロールストレジ８
を処理するマークロプロセッサ７の処理依頼により例え
ば入牙 出力装置１０−１が処理即ち動作本終了すると入出力装
置１０−１は：ｌ′＃：ルぺμに割込む、結果としてコ
ントロールストレジ８に格納しである高順位の入出力裂
１Ｍの動作がマイクロプロセッサ７によって処理される
こととなる。従って入出力装置の動作別に順位レベルを
設定しておけば高能率の入出力装置が可能となる、 以上を第２図を用いて説明する。縦軸のＬｏ 。
ＬｌないしＬ４はそれぞれ＃０ないし＃４レベ／しの優
先順位を示す。横軸は入出力装置の動作を示す。
先順位を示す。横軸は入出力装置の動作を示す。
入出力装置１０−１と１０−２との動作単位の順位レベ
ｌしを下表に示すように定める。
ｌしを下表に示すように定める。
入出力装置１０−１と１０−２の動作は同一動作であっ
ても表に示すように異なっている。即ち表中に付した苦
とり印は入出力装置によって動作処理の優先順位が異な
っている。以上の状態における入出力装置１０−１と１
０−２の単独動作は第２図（ａ）と（ｂ）に示しておる
。従来の方式であれば装置ごとに入出力装ｆａ １０−
１はレベル＃２．入出力装置１０−２はレベ／し＃８と
処理レベルが固定されており、２装置が同時稼動されれ
ば入出力装置１０−２のチェーンデ−タ動作よりも入出
力装置１０−１のチェインコマンド処理が優先されてし
まう。本発明の場合には第３図（Ｑに示すように動作す
る。例えば入出力装置１０−１が既に起動状態にありチ
ェーンデータ動作、チェンコマンド動作、チェーンデー
タ動作を行わしめる場合に、入出力装置１０−２は入出
力装置１０−１がチェーンテ゛−タ動作終了後に起動動
作を開始させるとすると入出力装置１０−１のチェンデ
−タ動作時先ず＃ルべ／しの割込み受付Ａ−０続いて同
一レベ／しのチェーンデータ処理Ａ−２．終了後アイド
ｌし状態の＃４レベル、勿論このアイドル状態の時には
デ°−夕が転送されている。この時に入出力装［１０−
２を起動する場合＃ルべｌしでＢ−０割込み受付人に＃
３レベルの起動処理Ｂ−１．起動処理中に入出力装置１
０−１の割込み受１−ｊＡ−０起動処理Ｂ−４終了後入
出力装置１０−１のチェーンコマンドＡ−３の処理の如
く動作が制御される。この結果、各装置の各処理単位に
優先順位を変化させることができる。
ても表に示すように異なっている。即ち表中に付した苦
とり印は入出力装置によって動作処理の優先順位が異な
っている。以上の状態における入出力装置１０−１と１
０−２の単独動作は第２図（ａ）と（ｂ）に示しておる
。従来の方式であれば装置ごとに入出力装ｆａ １０−
１はレベル＃２．入出力装置１０−２はレベ／し＃８と
処理レベルが固定されており、２装置が同時稼動されれ
ば入出力装置１０−２のチェーンデ−タ動作よりも入出
力装置１０−１のチェインコマンド処理が優先されてし
まう。本発明の場合には第３図（Ｑに示すように動作す
る。例えば入出力装置１０−１が既に起動状態にありチ
ェーンデータ動作、チェンコマンド動作、チェーンデー
タ動作を行わしめる場合に、入出力装置１０−２は入出
力装置１０−１がチェーンテ゛−タ動作終了後に起動動
作を開始させるとすると入出力装置１０−１のチェンデ
−タ動作時先ず＃ルべ／しの割込み受付Ａ−０続いて同
一レベ／しのチェーンデータ処理Ａ−２．終了後アイド
ｌし状態の＃４レベル、勿論このアイドル状態の時には
デ°−夕が転送されている。この時に入出力装［１０−
２を起動する場合＃ルべｌしでＢ−０割込み受付人に＃
３レベルの起動処理Ｂ−１．起動処理中に入出力装置１
０−１の割込み受１−ｊＡ−０起動処理Ｂ−４終了後入
出力装置１０−１のチェーンコマンドＡ−３の処理の如
く動作が制御される。この結果、各装置の各処理単位に
優先順位を変化させることができる。
主記憶装置１のデータを読書き動作する場合も同様に行
われ、マイクロプロセッサは割込み受イ」を＃ルベルテ
行い、コン１〜ロー７レヌトレジ８によってこの処理を
行い次の処理をコントロールレストレン８より指定され
た順位レベ／しで処理を行うとともに直ちに＃ルべ／し
を開放する。従って常時＃ルベル みが可能となり、運用効率が向上する。第３図は左記・
世装置の動作を示しくａ）は従来（ｂ）は本発明を示す
、動作は前記した入出力装置の場合と同様であるので省
略する。
われ、マイクロプロセッサは割込み受イ」を＃ルベルテ
行い、コン１〜ロー７レヌトレジ８によってこの処理を
行い次の処理をコントロールレストレン８より指定され
た順位レベ／しで処理を行うとともに直ちに＃ルべ／し
を開放する。従って常時＃ルベル みが可能となり、運用効率が向上する。第３図は左記・
世装置の動作を示しくａ）は従来（ｂ）は本発明を示す
、動作は前記した入出力装置の場合と同様であるので省
略する。
（ｆ）発明の効果
以上詳細に説明したように、本発明の人出力制御方式は
マイクロプロセッサのプロクラムを父型するのみにて人
出ツノ装置の動作単位の１功先順位を容易に行えるとと
も１・て能率のよい入出力制御が行え、入出力装置を運
用する上で利点の多いものとなる。
マイクロプロセッサのプロクラムを父型するのみにて人
出ツノ装置の動作単位の１功先順位を容易に行えるとと
も１・て能率のよい入出力制御が行え、入出力装置を運
用する上で利点の多いものとなる。
第１図は本発明の入出力制御方式を示す一実施例のブロ
ック図．第２図は本発明による入出力装置の動作を説明
するためのタイムチャート図，第８図は本発明による主
記憶装置の動作を説明するためのタイムチャート図であ
る。 図において、３は入出力制御装置，７はマイクロプロセ
ッサ、１０−１ないし１０−ｎは入出力装置をそれぞれ
示す。
ック図．第２図は本発明による入出力装置の動作を説明
するためのタイムチャート図，第８図は本発明による主
記憶装置の動作を説明するためのタイムチャート図であ
る。 図において、３は入出力制御装置，７はマイクロプロセ
ッサ、１０−１ないし１０−ｎは入出力装置をそれぞれ
示す。
Claims (1)
- マイクロプロセッサが複数の優先順位レベルにて入出力
装置群の制御を行う入出力制御システムにおける入出力
制御方式であって、前記複数の優先順位レベルを前記入
出力装置群よりの割込み受付用の第１の優先順位レベル
と該入出力装置群の制御を行う第２の優先順位レベル群
とに分割し、該各々の入出力装置の動作単位に優先順位
を付して記憶域に備え、前記マイクロプロセッサが前記
第１の優先順位レベルで前記入出力装置群の割込みを受
Ｃ寸は前記記憶域の内容に基づいて的記第２の優先順位
レベｌし群にて前記動作単位の制御を行うようにしたこ
とを特徴とする入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16998482A JPS5958518A (ja) | 1982-09-28 | 1982-09-28 | 入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16998482A JPS5958518A (ja) | 1982-09-28 | 1982-09-28 | 入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958518A true JPS5958518A (ja) | 1984-04-04 |
Family
ID=15896439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16998482A Pending JPS5958518A (ja) | 1982-09-28 | 1982-09-28 | 入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958518A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008053639A1 (ja) * | 2006-10-31 | 2010-02-25 | デンゲン株式会社 | 板金修復用治具、それを用いた板金修復装置、及び板金修復方法 |
-
1982
- 1982-09-28 JP JP16998482A patent/JPS5958518A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008053639A1 (ja) * | 2006-10-31 | 2010-02-25 | デンゲン株式会社 | 板金修復用治具、それを用いた板金修復装置、及び板金修復方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6324630B1 (en) | Method of processing a data move instruction for moving data between main storage and extended storage and data move instruction processing apparatus | |
| JP2001209498A (ja) | メモリアクセス優先度を動的に制御するシステム及び方法 | |
| US6134642A (en) | Direct memory access (DMA) data transfer requiring no processor DMA support | |
| JPS6115260A (ja) | デ−タ処理装置 | |
| US20080209085A1 (en) | Semiconductor device and dma transfer method | |
| JPS59218569A (ja) | マイクロ・コンピユ−タ | |
| JPS6148743B2 (ja) | ||
| KR930002324B1 (ko) | 기억버퍼를 갖는 마이크로 프로세서 | |
| JPS59144955A (ja) | 情報処理装置 | |
| JPH024925B2 (ja) | ||
| JP3139310B2 (ja) | ディジタル信号処理装置 | |
| JPH0736806A (ja) | Ｄｍａ方式 | |
| JPS6212535B2 (ja) | ||
| JPS60142450A (ja) | 記憶システム | |
| JPH08297583A (ja) | 割り込み処理装置およびその方法 | |
| JPS6146545A (ja) | 入出力命令制御方法 | |
| JPS6028023B2 (ja) | 入出力命令高速化方式 | |
| JPS6352240A (ja) | デ−タ処理装置 | |
| JPH0646391B2 (ja) | デ−タ転送装置 | |
| JPH0685154B2 (ja) | 中間バッファ制御方式 | |
| JPH03189850A (ja) | データ処理装置 | |
| JPH0690711B2 (ja) | メモリアクセス制御方式 | |
| JPS6352256A (ja) | デ−タ転送制御システム | |
| JPH0690698B2 (ja) | チャネル装置制御方式 | |
| JPH0612365A (ja) | Ｄｍａ制御方式 |