JPS595935B2 - デイジタルシヨリソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は共通バスによつて処理装置に接続された複数個
の記憶装置を有する型式のディジタル・データ処理装置
に関する。

特に、他の記憶装置の前の検索が完了する前に一方の記
憶装置の検索が開始するように記憶装置のデータ検索操
作が重なり合つている多重記憶装置に関する。本発明は
米国特許第３３７６５５４号に記載されている型式のデ
ータ処理装置の改良である。

これらの装置は、１個以上の処理装置から受取つたデー
タを記憶し、逆に記憶したデータを処理装置へ送るいく
つかの記憶装置を標準的に有している。記憶装置は共通
バス装置によつて各処理装置に接続されている。処理装
置が記憶操作を実行する時、これはバスのアドレス部に
アドレス信号を送り、命令されたアドレスを含むメモリ
は自分を母線に接続して処理装置との接続を信号するこ
とにより応答する。これにより操作が書込み（記憶）操
作の場合は処理装置はバスのデータ部を通してデータを
伝送するか、又は読出し（検索）操作の場合にはメモリ
装置が記憶された情報を伝送する。２つの操作が異なる
メモリ装置に関係していても通常あるメモリ操作を開始
する前に前のメモリ操作は完了していなければならない
。

これは書込み操作には何の問題も提起しない、なぜなら
メモリ装置ぱ記憶するためデータを受取るのが一様に非
常に速いからである。すなわち、動作速度の遅いメモリ
装置でも高速レジスタに入つて来るデータを一時的に記
憶し、以後の内部操作でそのデータを指定されたメモリ
・アドレスに転送することが可能である。従つてこの内
部操作の速度はメモリ装置へのデータ転送に要する時間
に影響しない。反対に、検索操作の間は、メモリ装置が
指定されたアドレスからデータを検索するまでメモリ装
置から処理装置へデータは伝送されない。従つて、メモ
リの内部動作時間がゼータ検索に要する全体の時間に影
響を与える。非常に速いメモリ装置、例えば記憶媒体と
してフリツプ・フロツプ・レジスタを用いるものでは、
読出し操作は非常に速い。３しかしながら、遅いメモリ
が関係してくると、記憶されたデータの検索は相当な時
間がかかる。

所要時間はデータ処理装置の各装置を互いに相当距離離
れた所に配置する今日の傾向によつてより長くなる。メ
モリ装置は関連する処理装置から離れて配置してあるた
め２つの装置を物質的に接続するケーブル上の伝播時間
が装置動作速度を限定する。本発明が関係する型式の非
同期データ処理装置では、処理装置がデータ検索操作を
開始すると、母線のアドレス部を通してメモリ・アドレ
スを伝送し、このアドレスを有するメモリは処理装置に
確認信号を返信する。

次いでメモリ装置は内部記憶レジスタの指定位置からデ
ータを検索し、データ伝送を示す別のデータ信号と共に
母線のデータ部を通してデータを伝送する。データ信号
を受信すると処理装置は母線からゼータを取り入れる。
本発明によると最速のメモリ装置を除いて全ての検索操
作を重ね合せることにより多重メモリ装置の検索時間を
減少する。説明上装置内のメモリ装置が３種の速度分類
に分けられると仮定する。

これらの内の最初のものは［直接（Ｉｍｍｅｄｉａｔｅ
）」 である。直接メモリは情報のアドレスを受取ると
殆んど直ちに記録された情報を伝送する。通常読出しア
クセス時間、すなわち検索時間の全時間は２００ｎｓ以
下である。現在フリツプ・フロツプが一般に直接メモリ
の記憶媒体として使用される。「速い」メモリ装置は被
検索情報のアドレスを受信した後に読出し操作をかなり
迅速に例えば６００ｎｓで行なうものである。

最後に「遅い」メモリ装置はアドレスの受信後遅く、例
えば２．５μｓでデータを渡す。記載した本発明の実施
例では各群内のメモリは同じアクセス時間を有する必要
はない。しかしながら、速いメモリは全て遅いメモリの
アクセス時間より短いアクセス時間を有しなければなら
ない。アドレス確認とデータ信号に加えて、速い及び遅
いメモリ装置の各々はデータ信号の前の一定時にデータ
警告パルスを与える。

例えば、データ警告パルスとデータ信号間の間隔は３８
０ｎｓである。この配列により遅いメモリ装置は基本的
に完全に重ね合せることが可能である。

すなわち、第１の読出し操作が遅いメモリ装置で開始さ
れた場合、第１のメモリ装置からのアドレス確認信号の
受信後直ちに第２の遅いメモリ装置の第２の読出し操作
が開始可能である。以後続けて処理装置は第１のメモリ
装置からのデータ警告信号、第２のメモリ装置からのデ
ータ警告信号、第１のメモリ装置からのデータ信号、そ
して最後に第２のメモリ装置からのデータ信号を受取る
。従つて２個のメモリ装置からの信号はメモリ装置が処
理装置によつてアドレスされた順序で中央処理装置に直
列に到達する。

容易に理解できるように、処理装置における信号のこの
直列受信は、第１のメモリ装置を長いメモリ母線の遠い
終端に配置し、第２のメモリ装置を処理装置に極めて近
い母線に接続した極端な場合、すなわち処理装置と第１
のメモリ装置との間の信号通過時間が処理装置と第２の
メモリ装置との間の信号通過時間より非常に長い状態で
も行なうことが可能である。第１のメモリ装置が速いメ
モリ装置で、第２のメモリ装置が遅いメモリ装置の場合
も操作は同じである。反対に、遅いメモリ装置のデータ
検索に速いメモリ装置の検索が続く場合は、続行するデ
ータ信号が正しい順序で処理装置に到達することを保証
するため後者の操作開始をいく分遅延させなければなら
ない。第２のメモリ装置の操作は特別に第１の装置から
データ警告信号を受取るまで遅延される。従つて装置は
２個のメモリ装置からのデータ警告信号が正しい順序で
処理装置に到達することを保証する。各データ信号は同
じ間隔でデータ警告信号に続いているため、２個のメモ
リ装置から検索されたデータと共にデータ信号も正しい
順序で処理装置に到達する。直接メモリ装置の高速性の
ため、その操作を互いに又は他のメモリ装置と重ね合せ
ても得る所は殆んどなく、それ故重ね合せに必要な余分
な回路の複雑さを避けることが望ましい。

しかしながら、いくつかの応用例ではこれらの装置の操
作も重ね合せることが望ましく、これは以下に詳細に記
述した範囲内で行うことが可能である。第１図に図示す
るように、本発明を用いるデータ処理装置は中央処理装
置１０、遅いメモリ装置１２，１４、速いメモリ装置１
６、直接メモリ装置１８を含む。

メモリ母線１９は処理装置１０からメモリ装置１２−１
８へメモリ・アドレスを運ぶアドレス部２０を含む。デ
ータ部装置２２は書込み操作の間処理装置から指定され
たメモリ装置へ記憶するためにデータを運ぶ、検索操作
の間指定されたメモリ装置から処理装置へ前に記載した
データを送り返す。制御部２４は処理装置１０とメモリ
装置１２−１８との間で各タイミング及び制御信号を運
ぶ。本発明は検索操作に関するものであるため、書込み
操作にのみ関係する各回路素子や接続を簡単化のため図
面から除いてある。

本光明の基本概念は最初に第１図の遅いメモリ１２から
のデータ検索を考えることにより都合よく理解できる。

例えば、中央処理装置１０が遅いメモリ１２からデータ
を検索しようとする場合、アドレス部２０を通してメモ
リ１２に固有のメモリ・アドレスを伝送する。処理装置
１０はまた第４図のタイミング列Ａに図示するように線
２４Ｓを通してメモリ検索（遅）（ＭｅｍＯｒｙｒｅｔ
ｒｉｅｖａｌ）（ＳｌＯｗ））信号（ＮＲＳ）を送る。

メモリ１２はＭＲＳ信号と母線部２０のアドレスとの組
合せに応答する。特にメモリ１２はアドレス確認（調時
）（ＡｄｄｒｅｓｓａｃｌｃｎＯｗｌｅｄｇｅ（Ｔｉｍ
ｅｄ））信号（ＡＴＴ）を処理装置１０に返信し、アド
レスの受信を示す。これにより処理装置はＭＲＳ信号を
落とし、以後データ検索用の次のメモリ・アドレスをア
ドレス母線２０に乗せる。メモリ１２は指定されたアド
レスに記憶されたデータを検索する内部過程を開始する
。本明細書で記述する特別な例では、これはＡＡＴ信号
のＸナノ秒後に線２４ｄｗを通してデータ警告（Ｄａｔ
ａｗａｒｎｉｎｇ）信号（ＤＷ）を処理装置１０に送り
返す。

ＤＷ信号の目的は後述する。最後にメモリ１２は検索し
たデータを母線データ部２２に乗せ、同時にＤＷ信号か
らＹナノ秒後（ＡＡＴ信号後ｚナノ秒）に線２４ｄにデ
ータ信号を送る。中央処理装置１０は母線２２からデー
タを取り入れることによつてデータ信号に応答する。代
わりに、中央処理装置１０が遅いメモｌ川４からデータ
を検索する場合には、アドレス母線２０を通して伝送さ
れるアドレスがメモリ１４中の位置を指定し、このメモ
リが線２４Ｓ（：！）ＭＲＳ信号とアドレスの一致に応
答することを除けば信号列は同じである。

さらに、メモリ１４はメモリ１２より中央処理装置１０
から離れて配置してあるため、ＭＲＳ信号がメモリ１４
に到達し、応答ＡＡＴ信号が処理装置１０に戻るにはメ
モリ１２の対応する時間より長時間かかる。これは第４
図のタイミング列ＢにＭＲＳ信号の持続時間が結果とし
て長くなることとして示されている。しかしながら、Ａ
ＡＴ信号、ＤＷ信号及びデータ信号の発生の相対的タイ
ミングはメモリ１４にとつてもメモリ１２と同じである
。

従つてこれら３つの信号は中央処理装置１０において同
じ相対的タイミングで受信されることになる。すなわち
、遅いメモリが処理装置１０からどんなに近く又はどん
なに遠くに配置されていたとしても、処理装置１０はメ
モリからのＡＡＴ信号後ｚナノ秒でメモリからデータ信
号を受信し、データ信号のＹナノ秒前にデータ警告信号
を受信する。従つて第４図で各信号の図示したタイミン
グは処理装置１０でのその発生叉は到着時点のものであ
る。次に中央処理装置が遅いメモリ１２のアドレス、次
いで遅いメモリ１４のアドレスからデータを検索するも
のと仮定する。

装置は第４図の列Ｃのように信号を発生する。従つて線
２４ＳのＭＲＳ−１２信号は、遅いメモリ１２によつて
処理装置１０に返されたＡＡＴ−１２信号によつて終る
。メモリ１２がこのようにデータ・アドレスの受信を指
示して処理装置１０に送ると、処理装置はメモリ１４か
ら検索するデータのアドレスをアドレス母線２０に乗せ
ることができる。処理装置は、メモリ１４からのＡＡＴ
−１４信号の受信によつて実質的に終了するＭＲＳ−１
４信号と同時にアドレスを伝送する。次いでＡＡＴ−１
２信号受信後Ｘナノ秒に、処理装置１０はメモリ１２か
らＤＷ−１２信号を、続けて同じメモリからデーター１
２信号を受け取る。

後者の信号はメモリ１２からのデータが母線データ部２
２の処理装置端にあることを示し、これにより処理装置
はこのデータを内部レジスタ（図示せず）にロードする
。その後処理装置はメモリ１４からのＤＷ−１４信号と
これに続くデーター１４信号を受取る。

処理装置はメモリ１４からの対応するデータを取り入れ
る。メモリ１２，１４から検索したデータは対応するＭ
ＲＳ信号が処理装置から送り出されたのと同じ順序で処
理装置１０に到達するため、処理装置は入つて米るデー
タを検索されたアドレスと容易に関係づけることが可能
である。次に処理装置１０は最初に遠くにある遅いメモ
リ１４から、次いでメモリ１２からデータを検索するも
のと仮定する。

装置は第４図の信号列Ｄに従う。この列は２つのメモリ
に関係する対応する信号の順序が逆転していることを除
けば列Ｃと同様である。従つてＭＲＳ−１４信号はＭＲ
Ｓ−１２信号に先行し、この結果ＡＡＴ−１４信号はＡ
ＡＴ−１２信号より前に処理装置１０に到達する。また
、２個のＡＡＴ信号と対応するデータ信号との間の固定
されたタイミングのため、データー１４信号はデーター
１２信号より前に処理装置１０に到達する。従つて、再
び各メモリからのデータはメモリ・アドレスが装置１０
から伝送された順序で処理装置に到達する。

さらに、この順序は遅いメモリ１２，１４の相対距離に
係らず同じである。メモリ１４がさらに離れている場合
、タイミング列Ｄの唯一の相異はＭＲＳ−１４信号が長
くなり、残りの信号の全てがこの結果右へ移動すること
であり、その互いのタイミングは変化しない。基本的に
は、処理装置がメモリ１４からＡＡＴ−１４信号を受信
してメモリ１２のサイクルを開始することにより、処理
装置における時間を以後の全ての信号のタイミングの基
準とすることができる。

従つて他のメモリからＡＡＴ信号を受取る前にあるメモ
リからＡＡＴ信号を受信する限り、第１のメモリからの
データは第２のメモリからのデータより前に処理装置に
よつて受信される。第４図の列Ｄから理解されるように
、第１のメモリ１４からの各信号と第２メモリ１２から
の対応する信号との間の間隔は第２のメモリのＭＲＳ信
号の長さの関数である。ＭＲＳ−１２信号の長さはメモ
リ１２と処理装置１０との間の距離の関数である。従つ
てメモリ１２が処理装置のすぐ近くに配置されている場
合ＭＲＳ−１２信号は無視できる長さを有する。それ故
、２個のメモリからの信号が十分に分離していることを
保証して処理装置１０がこれらを区別できるために、処
理装置１０は第４図の列Ｃ及びＤの２６で示すように各
ＭＲ信号の終了と次のＭＲ信号の開始との間に遅延を与
える回路（図示せず）を備える。この遅延は各メモリか
ら中央処理装置１０に到達する対応する信号間の最小分
離である。データを第１図の速いメモリ１６から検索す
る時は、信号列（第４Ｅ図）は遅いメモリの列と同様で
ある。

従つて中央処理装置１０はメモリ１６の位置を識別する
メモリ・アドレスと共にＭＲＦ信号を線２４ｆに伝送す
る。メモリ１６は線２４ａｔ１ｔｃ．ＡＡＴ信号を返送
することによりこれらの信号の組合せに応答する。次い
でメモリ１６はＤＷ信号と、これに続けてＹナノ秒後に
線２４ｄにデータ信号を返送し、指定されたメモリ位置
の内容を母線データ部２２で伝送する。第４Ｅ図から理
解されるように、速いメモリ１６のＡＡＴ信号とＤＷ信
号との間隔は遅いメモリ１２，１４（列Ａ及びＢ）の対
応するＸナノ秒間隔より相当に短い。これは速いメモリ
が遅いメモリより相当速く内部データ検索操作を行なう
ことができるからである。本装置では、ＡＡＴ及びＤＷ
信号間の時間を短かくすることによつてこの速い操作を
利用しつつ、ＤＷとデータ信号間の間隔は遅いメモリと
同じ時間に保持してある。このようにした理由ぱ速い及
び遅いメモリの重ね合せ操作の説明から容易に理解でき
る。特に、中央処理装置１０が最初に遅いメモリ１２か
ら、次いで速いメモリ１６からデータを検索すると仮定
する。

信号列Ａ，５Ｅとを比較すると、２つのメモリ操作を２
つの遅いメモリの重ね合せと同様に重ね合せた場合には
速いメモリ１６からのＤＷ−１６信号が遅いメモリ１２
からのＤＷ−１２信号より前に処理装置１０に到達する
ことが理解できる。これはＤＷ−１６信号がＤＷ−１２
信号のＸナノ秒間隔と比較して非常に短いｗナノ秒間隔
でＡＡＴ−１６信号に続くためである。従つて標準のＹ
ナノ秒間隔でＤＷ−１６信号に続くデーター１６信号は
データー１２信号より前に中央処理装置に到達する。従
つて中央処理装置はメモリ１２，１６から検索したデー
タを逆転した順序で受信する。反対に、処理装置１０が
最初に遅いメモリ１２から、次いで速いメモリ１６から
データを受け取る信号列を考える、この時速いメモリ１
６は遅いメモリ１２より処理装置１０から離れた所に配
置するものとする。

ＭＲＳ−１６信号はこの時相当長いパルス長を有し、す
なわちＡＡＴ−１６信号は列Ｅに図示したタイミングよ
り実質的に遅延される。これはＤＷ−１６及びデーター
１６信号に対応する遅延を生じ、従つてこれらは遅いメ
モリ１２の対応信号の後に発生する。この場合処理装置
は２つのメモリから要求したものと同じ順序でデータを
受取る。明らかにこの重ね合せ配列は検索データの混合
を生じる。従つて、最初に遅いメモリから、次いで速い
メモリからデータを検索する時には第４図の列Ｆのよう
に装置を動作させる。

例えば、第１図のメモリ１２，１６が関係する時、第１
制御信号はＭＲＳ−１２信号であり、．この信号はメモ
リ１２中の位置を指定する母線部２０のアドレスと共に
中央処理装置１０によつて伝送される。上述したように
、ＭＲＳ−１２信号はＡＡＴ−１２信号の受信によつて
終了する。しかしながら、１対の遅いメモリの重ね合せ
操作と異なり、中央処理装置１０はＭＲＦ−１６信号を
直ちに発しない。

この信号はメモリ１２からのＤＷ−１２信号の受信によ
つて開始される。以後処理装置１０の信号列はデーター
１２、これに続いてＭＲＦ−１６信号を終了させるＡＡ
Ｔ−１６となる。処理装置１０は次いでＤＷ−１６信号
、これに続けて最後にデーター１６信号を受信する。こ
のようにしてメモリ１２，１６からのデータは正しい順
序で処理装置に受信される。さらに、中央処理装置１０
からのメモリ１２，１６の相対距離にかかわらず正しい
順序は保持される。

これは速いメモリ１６に関する信号は遅いメモリ１２か
らのＤＷ−１２信号に追従するようになつており、特に
ＤＷ−１６信号はＤＷ−１２信号に追従しなければなら
ないからである。データー１２及びデーター１６信号は
同Ｙナノ秒間隔でそれぞれＤＷ−１２、ＤＷ−１６信号
に追従するため、データ信号と対応する検索されたデー
タはＤＷ信号と同じ順序で中央処理装置１０に到達しな
ければならない。第４図の列Ｆはまた短い時間スケール
で２個の速いメモリの重ね合せ操作も表わしている。

すなわち、第１の速いメモリから、次いで第２の速いメ
モリからデータを検索する時、第２のメモリのＭＲＦ信
号は第１のメモリからのＤＷ信号の受信によつて開始さ
れ、これにより２つのメモリからのＤＷ信号、従つて対
応するデータ信号が正しい順序で中央処理装置に受信さ
れる。これによつて中央処理装置からの２個のメモリの
相対距離に起因する全ての問題が処理される。これはま
た速度差が処理装置１０からメモリの距離の差と同じ効
果を有するため２つの速いメモリの速度差に起因する問
題も解決する。速いメモリが関係している時操作の全体
速度を最大にするためＤＷとデータ信号との間のＹナノ
秒間隔は速いメモリの内の最速のデータ検索時間に近似
的に相当していなければならない。

特に、最速の速いメモリではＤＷ信号はＡＡＴ信号の後
直ちに追従しなければならない。メモリ１８のような直
接メモリは非常に短いデータ検索時間を有するためその
操作を遅い又は速いメモリと重ね合せても余り得る所は
ない。

それ故、回路の複雑さを最小にするため、前に質問され
た全てのメモリからのデータ信号を中央処理装置１０が
受取るまで直接メモリからの検索の開始、すなわちＭＲ
Ｉ信号の伝送を禁止することが望ましい。第２，３Ａ，
３Ｂ図は上述した各制御信号を発生し応答する回路の線
図である。

第２図は第１図の中央処理装置１０のメモリ検索制御部
１０ａを示す。第３Ａ図の回路は各遅い及び速いメモリ
の信号発生部である。これらの回路を除いて中央処理装
置は米国特許第３３７６５５４号に記載した型式のもの
である。中央処理装置がメモリの内の１、つからの検索
を要求する命令を復号すると、これは検索される情報の
位置を示す１組のアドレス信号と共に読出し要求信号を
与える。

アドレス信号は上述したように母線アドレス部２０（第
１及び３図）に乗せられ、一方読出し要求信号は直接フ
リツブ・フロツブ４２のりセツト条件によつて付勢され
るＡＮＤゲート４０（第２図）に印加される。ゲート４
０の発生出力は、そのＭＲＳ出力が導体２４Ｓを通して
伝送されるＭＲフリツプ・フロツプ４４をセツトする。
第３Ａ図に図示するように、メモリの各々は、母線部２
０ある線で信号を受信するデコーダ４６を含む。

これらの信号は指定されたメモリ・アドレスを含む特定
のメモリを識別する。識別されたメモリでは、デコーダ
４６がＡＮＤゲート４８へ入力信号を印加し、この入力
とＭＲＳ信号との一致がゲート４８からの出力を与える
。この出力信号の先縁が遅延素子４９として作用するワ
ンシヨツトをトリガする。その安定状態に復帰する時素
子４９は導体２４ａｔをＡＡＴ信号として中央処理装置
に復帰するパルスを放出する。第２図に図示するように
、ＡＡＴ信号は０Ｒ回路５５を通過してＭＲフリツプ・
フロツプ４４をりセツトし、これによつてＭＲＳ信号を
終了させる。各ＡＡＴ信号はまたＡＡＴカウンタ５２に
よつてカウントされる。遅延素子４９（第３Ａ図）から
のＡＡＴ信号はまた第２の遅延素子５４に渡される。

Ｘナノ秒後に素子５４はＤＷ信号として作用するパルス
を導体２４ｄｗに放出する。ＤＷ信号が中央処理装置１
０（第２図）に到達するとＤＷカウンタ５６によつてカ
ウントされる。さらに第３Ａ図に図示するように、遅い
メモリのＤＷパルスは、Ｙナノ秒後に線２４ｄを通して
データ信号を放出する第３の遅延素子５８に印加される
。

中央処理装置１０ではこの信号はＡＡＴカウンタ５２と
ＤＷカウンタ５６の両方に印加されて各カウンタの内容
を１つ減らす。本装置では遅いメモリの重ね合せはＡＡ
Ｔ及びデータ信号間の一定間隔を基にしている。

従つて、遅いメモリが異なるアクセス時間、すなわち異
なる検索速度を有している場合、この差は遅いメモリに
よるメモリ・アドレス及びＭＲＳ信号の受信とそのメモ
リからの以後のＡＡＴ信号の伝送との間の間隔に含まれ
る。従つて、第３Ａ図の遅延素子４９は遅いメモリの異
なるアクセス時間を補償する。遅いメモリの全てが同じ
アクセス時間を有する場合には遅延素子４９はもち論除
くことが可能である。処理装置によつて識別されたメモ
リが速いメモリの場合、メモリ内の制御信号配列は、Ａ
ＮＤゲート４８がＭＲＦ信号のみを受信するように制御
線２４ｆに接続され、かつ遅延素子４９が除かれている
点を除けば第５Ａ図に示したものと同じである。

また遅延素子５４はＸナノ秒より小さい遅延を与える。
しかしながら、メモリ制御部１０Ａ（第２図）によるＭ
ＲＦ信号の発生はＭＲＳ信号の発生と異なる。特に、Ｍ
ＲＦ信号はＭＲＳ信号が０Ｒ回路６２からの出力と一致
した際にＡＮＤゲート６０によつて制御線２４ｆに印加
される。

０Ｒ回路の一方の入力はカウンタ５２，５６の内容が等
しい時に比較器６４によつて与えられる。

カウンタ内容が等しいことは、遅い又は速いメモリから
の各ＡＡＴ信号に対して以後のＤＷ信号があることを意
味する。上述したように、これはメモリ制御部からのＭ
．ＲＦ信号の伝送条件である。比較器６４の出力は遅延
素子６６によつていく分遅延されて連続するＭＲＳ信号
間の遅延２６と類似したＭＲＦ信号の遅延を与える。０
Ｒ回路６２の他方の入力はＭＲＦ信号自身である。

これは対応するＡＡＴ信号を受信してフリツプ・フロツ
プ４４をりセツトすることによつて終了するまで信号の
継続を保証するラツチを与える。このようにしてこＯ信
号を早期に終了させる比較器６４出力に雑音が入つても
ＭＲＦ信号の継続を保証する。上述したように、直接メ
モリは十分速いためその操作を重ね合せも得る所はない
。

それ故、これは遅い又は速いメモリに関係する重ね合せ
操作から取り残すことが望ましい。従つて直接メモリの
検索操作を開始するＭＲ信号はＭＲＳ信号とＡＡＴカウ
ンタ５２の零カウンタが一致した時にＡＮＤゲート６８
によつて発生される。カウンタ５２からの信号は遅延素
子６６と同じ機能を果たす遅延素子７０によつて遅延さ
れる。第３Ｂ図に示すように、ＭＲＩ信号と選択された
直接メモリのアドレスとの一致は線２４ａｕ上を戻るア
ドレス確認（非調時）（ＡＡＵ）信号であるＡＮＤゲー
ト４８からの出力を与える。

メモリ制御部１０Ａ（第２図）ではこのＡＡＵ信号は０
Ｒ回路５０を経てＭＲフリツプ・フロツブ４４をりセツ
トする。これはまた直接フリツプ・フロツプ４２をセツ
トしてＡＮＤゲート４０を消勢する。これはＭＲ信号が
遅いもの、速いもの又は直接のどれであれこれ以上ＭＲ
信号が発生することを防止する。第３Ｂ図に戻ると、Ａ
ＮＤゲート４８の出力は直接メモリの検索時間に対応す
る間遅延素子７２によつて遅延され、次いで線２４ｄを
データ信号として復帰する。

速い又は遅いメモリではデータ信号によつて中央処理装
置が母線データ部２２（第１図）から検索されたデータ
を受取る。また第２図に示すように、これは直接フリツ
プ・フロツプ４２をりセツトし、ＡＮＤゲート４０を付
勢してＭＲ信号の発生と対応するデータ検索操作の開始
を可能にする。本装置の他の特徴は、中央処理装置１０
はどのメモリが速いか、遅いか又は直接であるかを［知
る」必要がないことである。

処理装置は各メモリの固有のメモリ・アドレスを発生す
るが、これらのアドレス自体はメモリ・アクセス速度を
表わすものは何も含んでいない。処理装置はまたＭＲＳ
ｌＭＲＦｘＭＲ信号を発生し、メモリはこれに対して上
述のように応答する。しかしながら、これらは対応する
型式のメモリがいつその検索操作を開始することが可能
であるかということに関連した様々な条件に応じて発生
されたタイミング信号である。特に、ＭＲＳ．．ＭＲＦ
及びＭＲＩ信号の伝送は現在アドレスされているメモリ
の型式に依存しない。これは前に開始されたメモリの検
索操作の状態と次の操作に関係するメモリの型式に依存
する。例えば、前に開始された全てのメモリ検索操作を
完了して遅いメモリからデータを検索する時、メモリ制
御部１０ａは必要なＭＲＳ信号に加えてＭＲＦ．５ＭＲ
Ｉ信号の両方を伝送する。さらに、ＭＲＦ又はＭＲＩ信
号が伝送される時は常にＭＲＳ信号が伝送され、ＭＲ信
号が伝送される時は常にＭＲＦ信号が伝送される。これ
は何の問題も生じない、なぜなら母線部２０に指定され
たアドレスを含むメモリのみが検索要求に応答すること
ができる。従つて各メモリの分類は基本的には線２４ｓ
，２４ｆ又は２４１の内の１つへの接続によつてメモリ
自体に記録されているため、メモリはＭＲＳｌＭＲＦ及
びＭＲＩ信号の内の適当なものを受信する。

中央処理装置１０が母線部２０を通してメモリ・アドレ
スを伝送する時、指定された位置を含むメモリはそれが
適当なＭＲ信号を受信した時のみその内部検索操作を開
始する。これはメモリの操作を上述したタイミング関係
に強制する。以上のことから本メモリ重ね合せ操作はメ
モリ検索時間を節約するものであり、節約時間はメモリ
のデータ検索サイクルが長ければ長い程大きくなる。こ
の時間節約は装置を過度に複雑化することなく得られ、
実際中央処理装置とメモリの簡単な付属回路が本発明の
特徴を与える。本発明の範囲から逸脱することなく様々
な変更を装置に加え得ることは明らかである。

例えば、遅い及び速いメモリのみ又は遅い及び直接メモ
リのみを有する装置では様々な回路素子を除くことがで
きる。他の例として、データ警告信号と同様な機能を有
し、２番目に速いメモリ類から検索を開始するための条
件として用いる他の信号を追加することにより装置を４
つの一般的速度分類に該当するメモリを拡張することが
できる。

【図面の簡単な説明】

第１図は本発明を実施したデータ処理装置の簡単化した
概路線図である。 第２図は第１図の処理装置に含まれるメモリ検索制御部
の概路線図である。第３Ａ図はデータ処理装置中の遅い
又は速いメモリ装置の信号発生部の概路線図である。第
３Ｂ図は直接メモリの信号発生部の概路線図である。第
４図は装置の信号間の関係を示す一連のタイミング図で
ある。１０・・・・・・中央処理装置、１０ａ・・・・
・・メモリ制御部、１２，１４・・・・・・遅いメモｌ
八１６・・・・・・速いメモリ、１８・・・・・・直接
メモリ、１９・・・・・・メモリ母線、２０・・・・・
・アドレス部、２２・・・・・・データ部、２４・・・
・・・制御部。

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置と、少なくとも１個の速いメモリと少
   なくとも１個の遅いメモリとを含みアドレス可能な位置
   からデータを検索可能な複数個のメモリと、各速いメモ
   リは遅いメモリより短い検索時間を有し、中央処理装置
   とメモリとの間でデータ、メモリ・アドレス信号及び制
   御信号を伝送するため中央処理装置とメモリを接続する
   母線装置とを含むディジタル処理装置において、（イ）
   前記中央処理装置は、メモリ検索制御信号を発生するた
   め中央処理装置検索要求信号に応答する装置を含むデー
   タ検索制御部を含み、（ロ）前記メモリの各々は信号発
   生部を含み、この信号発生部は、（ｉ）メモリ検索制御
   信号と前記信号発生部を含むメモリ中の位置を指定する
   アドレス信号との一致を探知し、母線装置を通してアド
   レス確認制御信号を伝送することにより一致に応答する
   装置と、（ｉｉ）アドレス確認信号後データ警告信号を
   転送することによつて前記発生部から伝送されたアドレ
   ス確認信号に応答する装置であつて、各メモリがそのメ
   モリからの各データ警告信号に対して一定の時間関係で
   指定された位置から検索されたデータを伝送するように
   させる装置と、を含み、（ハ）各データ信号に応答する
   前記中央処理装置は、母線装置からのデータを受取り、
   且つ（ｉ）データ検索のための新たなアドレス信号が現
   在アドレスされているメモリと同じ速度又はそれより遅
   い速度のメモリに対するものであるならば直ぐ前のメモ
   リ検索制御信号から発生するアドレス確認信号の受信ま
   で、その新たなアドレス信号が現在アドレスされている
   メモリよりも速いメモリに対するものであるならばデー
   タ警告信号の受信まで、その新たなアドレス信号の伝送
   を禁止し、（ｉｉ）その後にその新たなアドレス信号の
   伝送を可能にする装置を含む、ことを特徴とするディジ
   タル処理装置。