JPS595941B2

JPS595941B2 - デ−タアレイエンザンシヨリソウチ

Info

Publication number: JPS595941B2
Application number: JP49117553A
Authority: JP
Inventors: 真理雄所; 秀夫相磯; 俊一内田; 信夫林
Original assignee: Takeda Riken Industries Co Ltd
Current assignee: Advantest Corp
Priority date: 1974-10-11
Filing date: 1974-10-11
Publication date: 1984-02-08
Also published as: JPS5162635A

Description

【発明の詳細な説明】この発明は複数要素の列を構成するデータアレイについ
て行なう演算処理装置に関する。

従来データアレイについての演算は一般的な要求は少な
く、特定のものに限られていた。

このためその演算のための専用の装置が使用されていた
。その場合、その演算を高速度に処理するため、必要な
演算処理を最小演算単位に分け、その演算単位が順次、
即ち縦続的に行なわれる。いわゆるパイプライン構成と
されていた。この演算装置は予め決められた一つの演算
機能の他の演算は行なうことができなかつた。一方マイ
クロプログラム制御装置を利用すればそのプログラムを
入れ替えることにより各種の機能を行なうことができ、
融通性に富む。しかしその動作は記憶装置からデータを
読出し、一つの最小演算単位の演算を行なうと、記憶装
置に一度格納することを繰返して演算を行なうものであ
り、上記データアレイのようなものについて各データに
つき複数の最小演算単位を必要とする演算を行なうには
非常に長い時間を必要ハとする。

この発明の目的は融通性に富み、しかも高速度の演算を
行なうことができるデータアレイ醐算装置を提供するに
ある。

この発明によれば読み書き可能な少なくとも一つの記憶
装置を設け、これにデータアレイがその構成要素につき
連続的に番地付けられて格納される。

この記憶装置はアドレス発生装置から発生された番地に
て指定されてデータが読出され、そのデータは読出バス
を通じて演算装置へ供給される。この演算装置は上記記
憶装置の読出し、書込み周期を最小演算単位とし、その
演算単位の複数倍１をもつて演算処理が完了するパイプ
ライン構成とされる。この演算装置からの演算結果は書
込バスを通じて記憶装置へ書込データとして供給される
。上記読出し書込制御はマイクロプログラム制御装置に
より行なわれる。各種の演算が行なえるようにマイクロ
プログラム制御装置に対し、各種のプログラムを書替え
ることかできる。また演算装置内にスイツチが挿入され
、そのスイツチの制御により演算機能を変更できるよう
にされ、又は演算機能が異なる演算装置が予め複数設け
られる。演算機能の指定、使用記憶装置の指定などは演
算操作に入る前に予めセツトアツブレジスタにセツトす
ることにより、演算操作中のマイクロ命令ではこれら演
算機能の指定や記憶装置の指定のためのビツトを使用し
ない。また演算装置をパイプライン構成とし、適当に制
御用レジスタを設けることにより、マイクロ命令の融通
性を増しても、そのためにマイクロ命令の構成ビツト数
を比較的少なくでき、処理速度が低下しない。また動作
始め及び終りにおいて演算装置におけるパイプラインが
詰まるまで、及びパイプラインからデータが出てしまう
までを除き、記憶装置に対し、データの読出し書込みが
各サイクル毎に行なわれ、その毎に演算装置の各パイプ
ラインのステツプにおいて最小演算単位の処理が行なわ
れてその内部のデータは１ステツプ移動される。記憶装
置の１回の読出しごとに１つの演算結果が得られ、高速
度の処理が行なわれる。次に図面を参照してこの発明に
よるデータアレイ演算装置を詳細に説明しよう。

第１図に示すようにこの例ではランダムアクセス型の読
出し書込みができる主記憶装置ＭＭ，，ＭＭ２，ＭＭ３
の３個が設けられ、これ等主記憶装置ＭＭ，〜ＭＭ３は
書込みレジスタＷＲｌ〜ＷＲ３内のデータがそれぞれ書
込まれ、ＭＭｌ〜ＭＭ３から読出されたデータは読出レ
ジスタＲＲｌ〜ＲＲ３にそれぞれ蓄えられる。主記憶装
置ＭＭ，〜ＭＭ３はそれぞれ各番地は左右の１６ビツト
づつに分けられ、これ等各主記憶装置にはデータアレイ
の各要素が１つの番地に記憶され、そのアレイの順に各
要素は連続する番地に順次記憶される。これ等主記憶装
置ＭＭｌ〜ＭＭ３に対するアドレスがアドレス発生装置
ＭＡＵにて作られる。アドレス発生装置ＭＡＵは主記憶
装置ＭＭが読出されるごとにデータカウンタＤＣが１加
算され、そのカウンタの出力が直接、基底アドレスレジ
スタＢＡＲｌ，ＢＡＲ２の内容と第６図の回路１０及び
１１でそれぞれ加算、又は減算されてアドレスシフトレ
ジスタＡＳＲｌ及びＡＳＲ２をそれぞれ通じて主記憶装
置ＭＭｌ及びＭＭ２、更に必要に応じてＭＭ３にアドレ
ス情報として与えられる。

或いは後で詳細に説明するようにデータカウンタＤＣの
出力はそのビツトの順位がビツト入替回路１Ｘにて変更
され、更に基底アドレスが加算又は減算された後アドレ
スレジスタＡＳＲを通じて主記憶装置ＭＭ，〜ＭＭ３（
以下ＭＭ，，ＭＭ２，ＭＭ３を代表してＭＭと記す）に
与えられる。データカウンタＤＣの出力及びそのビツト
順位が変更されたものが選択的にアドレス補正回路ＴＷ
Ａを通じて主記憶装置ＭＭ３に与えられる。書込バス１
２，１３はそれぞれ３２ビツトのバスであり、このバス
のデータが主記憶装置ＭＭｌ〜ＭＭ３の上記アドレス発
生装置ＭＡＵにて指定された番地に書込まれ、また記憶
装置ＭＭｌ〜ＭＭ３のその指定された番地から読出され
たデータはそれぞれ３２ビツトのアウトバス１４，１５
に伝送される。

バス１２〜１５はこれを通過するデータの幅が１ワード
（１６ビツト）であるか、２ワード（３２ビツト）であ
るかにより、バススキユニツトＢＳＵにてそれぞれ切替
えられる。またバスと記憶装置ＭＭとの間において切替
ユニツトＢＳＳにて接続されるバスの選択を行なうこと
ができる。主記憶装置ＭＭの読出し、書込みサイクルを
最小演算単位とし、その演算単位の複数倍の演算により
一つの演算機能を完了する。

いわゆるパイプライン構成の演算装置ＦＡＬＵが設けら
れる。この演算装置内にスイツチが挿入され、その制御
により複数の演算機能が得られる。記憶装置ＭＭ，〜Ｍ
Ｍ３から読出されたデータはバス１４又は１５を通じて
演算装置ＦＡＬＵへ供給され、演算装置ＦＡＬＵにて演
算され、その結果はバス１２又は１３を通じて記憶装置
ＭＭ，〜ＭＭ３の何れかに書込まれる。後の説明から理
解されるように記憶装置ＭＭ３から読出されたデータは
読出バスを通じることなく演算装置ＦＡＬＵに直接供給
することもできる。演算装置ＦＡＬＵにおいてどのよう
な演算を行なうかの演算モードの設定、アドレス発生装
置ＭＡＵの初期アドレス設定、即ち基底アドレスレジス
タＢＡＲｌ，ＢＡＲ２の設定や記憶装置ＭＭｌ〜ＭＭ３
の書込み、読出しなどの制御をマイクロプログラム制御
装置ＣＭにて行なう、このマイクロプログラム制御装置
ＣＭに対し、処理装置（図示せず）からインターフエー
ス装置ＩＮＴを通じて制御プログラムが記憶される。次
に信号ｆ（ｔ）をデジタル的にフーリエ変換する場合の
例として各部の詳細を説明する。先ずフーリエ変換につ
き述べると、一般に信号ｆ（ｔ）はとフーリエ変換でき
る。Ｔはｆ（ｔ）の周期であり、ｊ− −１である。フ
ーリエ係数Ｄ（研まである。

周期Ｔにおけるサンプリング点の数をＮとすると（２）
式は次のように近似できとなる。

この演算を行なえば任意の信号をデジタル的にフーリエ
級数に展開でき、即ち信号解析をデジタル的に行なうこ
とができる。しかし上記演算をいちいち行なうことはそ
の演算量が莫大なものとなり、従来の電子計算機によれ
ば１０２４点のサンプリング点の場合に１時間もの演算
時間がかＸり、実用的でなかつた。この点より信号のサ
ンプリング点の値を適当に組合せ、その和と、その組合
せの差に重みを掛けたものとを順次取出し、得られたデ
ータアレイにつき同様のことを施すことを繰返して比較
的少ない演算回数でデジタルフーリエ変換が行なわれる
ことが知られている。これは例えば、米国特許第３５１
７１７３号ＤｉｇｉｔａｌＰｒＯｃｅｓｓＯｒｆＯｒＰ
ｅｒｆＯｒｍｉｎｇｆａｓｔＦＯｕｒｉｅｒＴｒａｎｓ
ｆＯｒｍｓに述べられているｏこのフーリエ変換手法と
してはクーリーチユキイ法、及びサンデーチユーキイ法
が知られているが、ここでは後者につき説明する。

このサンデーチユーキイ法は例えば第２図に示すように
（３）式においてＮ＝１６の場合、入力アレイはＸ。

−Ｘ，５の１６点の各値の時系列となり、第１ステージ
においてはＸ。−Ｘ７とＸ８〜Ｘ，５とがそれぞれ加算
されてＥ。−Ｅ７が得られ、ＸＯ〜Ｘ７からＸ８〜Ｘｌ
５がそれぞれ減算され、その結果の対応するものに対し
てそれぞれ三角関数値Ｗ。〜Ｗ７が乗算されてＥ８〜Ｅ
ｌ５が得られる。Ｗｎは２πＸ７ｅｘｐ（−ｊ？）であ
る。

第２ステージにお１ＧいてはＥ。

−Ｅ３とＥ４〜Ｅ７とのそれぞれの和Ｄ。〜Ｄ３が、ま
たＥ。−Ｅ３からＥ４〜Ｅ７をそれぞれ減算した値の対
応するものにＷ。．Ｗ２、Ｗ４、Ｗ６がそれぞれ乗算さ
れてＤ４〜Ｄ７が得られる。以下同様のことが繰返され
、第４ステージの演算の結果Ｆ。−Ｆ，５が求まり、こ
れらをＮ＝１６で割算するとフーリエ係数Ｄ（ｏ）〜Ｄ
Ｏ５）が求まる。以上の演算を第３図に示す。この計算
に必要なプログラムがインターフエイス装置１ＮＴを通
じて電子計算機からマイクロプログラム制御装置ＣＭに
取入れられる。

これよりマイクロプログラム匍脚装置ＣＭが起動して、
その演算に必要なデータを電子計算機からインターフエ
イス装置１ＮＴを通じて主記憶装置に格納される。例え
ばＸ。−Ｘ７は主記憶装置ＭＭｌのＯ〜７番地に、Ｘ７
〜Ｘｌ．が主記憶装置ＭＭ２の８〜１５番地にそれぞれ
記憶される。三角関数値Ｗｎは実用的見地から例えば２
πを８１９２の点に分けた場合の値を予め記憶しておき
、サンプリング点数に応じて必要なものを取出す。しか
しＯ〜π／４までの等間隔の１０２４点の各余弦値と正
弦値とが判れば他の各点はこれ等の値の何れか又はそれ
に負号を付けた値となる。よつて主記憶装置ＭＭ３には
第４図に示すようにＯ〜１０２４のｎ πｎ番
地に、ＣＯｓ（？Ｘ−）及び１０２４４ｎ π Ｓｉｎ（？Ｘ−）（但し、ｎはＯ〜１０２４の正整数）
がそれぞれ記憶される。

この状態で第５図のフローチヤートにおける準備処理に
示すように、アドレス初期値が第６図に示すように基底
アドレスレジスタＢＡＲｌ，ＢＡＲ２にセツトされる。

主記憶装置ＭＭ，には０番地からデータアレイが入つて
いるため、その最初の要素Ｘ。が入つたＯ番地がＢＡＲ
ｌにセツトされ、主記憶装置ＭＭ２には８番地からデー
タアレイが入つているから、その最初の要素Ｘ８が入つ
ている８番地がＢＡＲ２にセツトされる。次にデータア
レイのサイズ即ちデータアレイＸ。〜Ｘｌ５の構成要素
数Ｎの２分の１、この例では８がデータサイズ指示レジ
スタＤＳＩにセツトされる。更に演算ステージの数を示
すステージ数計数用のシフトレジスタＳＣＳＲがセツト
される。この数ｒはデータアレイの構成要素、即ちサン
プリング点の数Ｎに対しＮ＝２ｒで決り、この例ではＮ
＝１６であるからｒ＝４となり、このシフトレジスタＳ
ＣＳＲは１ステージ毎に１シフトする。また演算装置Ｆ
ＡＬＵにおけるパイプラインの長さ、即ち最小演算単位
のいくつで演算が終了するかを示す値をパイプライン指
示レジスタＰＬｌにセツトされる。この例ではパイプラ
イン長は４段であり、従つて初期状態から演算装置ＦＡ
ＬＵに４回データが入力され、演算装置内でのデータの
流れが４段進むと始めて演算結果が演算装置から出、こ
の時から主記憶装置に対し、演算結果を書込む操作が行
なわれるようになる。有効アドレス、即ち基底アドレス
レジスタＢＡＲｌの内容及びデータカウンタＤＣの内容
が第６図の回路１０で加算されたものと、基底アドレス
レジスタＢＡＲ２の内容及びデータカウンタＤＣの内容
が第６図の回路１１で加算されたものとがそれぞれアド
レスレジスタＡＳＲｌ，ＡＳＲ２の初段にそれぞれセツ
トされる。アドレスシフトレジスタＡＳＲｌ及びＡＳＲ
２の第１段目のアドレスにより第６図の，駆動回路１８
及び１９を通じて主記憶装置ＭＭｌ及びＭＭ２の内容が
それぞれ読出され、アドレスシフトレジスタＡＳＲｌ及
びＡＳＲ２とパイプライン指示レジスタＰＬＩにセツト
された値の段のアドレスにより駆動回路１８，１９を通
じて主記憶装置ＭＭｌ，ＭＭ２に書込みが行なわれる。

演算装置ＦＡＬＵにおける演算のステツプ状態を示すパ
イプラインシフトレジスタＰＬＳＲが設けられる。デー
タカウンタＤＣの出力１Ｘ１又はそのビツト順位を入れ
替えた出力１Ｘ２の何れを選択するかを示すインデツク
ス選択レジスタＩＸＭＣＲがセツトされる。またバスス
キユーユニツトＢＳＵや切替ユニツトＳＫを制御設定す
るバス制御レジスタＢＣＲに対し、記憶装置ＭＭｌ，Ｍ
Ｍ，を演算装置ＦＡＬＵに接続するためのセツト、更に
記憶装置ＭＭｌ〜ＭＭ２の読出し、書込みの制御を行な
うメモリ制御レジスタＭＣＲのセツトがそれぞれ行なわ
れ、記憶装置ＭＭ３については読出しのみセツトされる
。演算装置ＦＡＬＵにおける演算機能の設定が演算制御
レジスタＦＣＲｌに、また装置ＦＡＬＵ内のスイツチの
制御が演算制御レジスタＦＣＲ２にそれぞれセツトされ
る。最後にデータカウンタＤＣがクリアされる。なお上
述の各種のセツトに必要とするデータは予め電子計算機
からマイクロプログラム制御装置ＣＭに取入れられてあ
る。次に第５図に示すように第１ステージの前段処理に
おいてパイプライン指示レジスタＰＬＩの設定値とパイ
プラインシフトレジスタＰＬＳＲが示すパイプラインの
進行値とが比較され、最初にＰＬＩは４であるがＰＬＳ
Ｒは１であつて一致せずアドレスシフトレジスタＡＳＲ
ｌ及びＡＳＲ２の１段目のアドレスにて主記憶装置ＭＭ
，，ＭＭ２が同時に読出され、即ちＸ。

及びＸ８がそれぞれ読出され、読出バスを通じて演算装
置ＦＡＬＵに与えられる。この読出しの後にデータカウ
ンタＤＣは＋１され、この出力が第６図の回路１０，１
１へ与えられる。またパイプラインシフトレジスタＰＬ
ＳＲも１シフトされる。その後ＰＬＩの内容とＰＬＳＲ
の数とが比較され、同様の操作が行なわれる。演算装置
ＦＡＬＵは例えば第７図に示すように入力端子２１，２
２は第６図の読出バス１４，１５にそれぞれ接続され、
出力端子２３，２４は第６図の書込バス１２，１３にそ
れぞれ接続される。

入力端子２１はスイツチＳ７−Ｓ，−ラツチ（例えばフ
リツプフロツプ、又は遅延回路）ＬｌＬ２−スイツチＳ
３一加減算回路２５−スイツチＳ２−ラツチＬ３−Ｌ４
を通じて出力端子２３に接続され、入力端子２２はスイ
ツチＳ８−ラツチＬ５−スイツチＳ１−ＳｌＯ−ラツチ
Ｌ６−スイツチＳ６−加減算回路２６−スイツチＳ４一
乗算回路２７ラツチＬ７−スイツチＳ２−ラツチＬ８を
通じて出力端子２４に接続される。ラツチＬ２の出力側
はスイツチＳ３を通じて加減算回路２６の他方の入力側
にも接続され、ラツチＬ６の出力側はスイツチＳ６を通
じて加減算回路２５の他方の入力側にも接続される。ス
イツチＳ１及びＳ２は連動とされ、上記接続のように実
線で示す切替位置の他に点線で示すようにスイツチＳ７
がスイツチＳｌＯに、ラツチＬ５の出力側がラツチＬ，
に、また加減算回路２５の出力側がラツチＬ８の入力１
１１に、ラツチＬ７の出力側がラツチＬ３の入力側にそ
れぞれ接続される。入力端子２８は主前憶装置ＭＭ３の
読出し出力側に直接接続され、端子２８はスイツチＳ５
−ラツチＬ９−スイツチＳ９−ラツチＬｌＯを通じて乗
算回路２７の他方の入力側に接続される。いま主記憶装
置ＭＭｌ，ＭＭ２はそれぞれ読出バス１４，１５に、ま
た書込バス１２，１３に接続されているとする。上記第
５図の第１ステージの前段処理において先ずＸ。及びＸ
８が読出されると、ＸＯはラツチＬ，に、Ｘ８はラツチ
Ｌ５に入る。この時主記憶装置ＭＭ３からＷ。が読出さ
れてラツチＬ９に入る。次の演算サイクルではアドレス
シフトレジスタＡＳＲｌ及びＡＳＲ２の初段は１番地及
び９番地となり、主記憶装置ＭＭｌ，ＭＭ２，ＭＭ３か
らＸｌ，Ｘ，，Ｗｌがそれぞれ読出されて、ラツチＬ，
，Ｌ５，Ｌ９に入り、ＸＯ，Ｘ８，ＷＯはラツチＬ２，
Ｌ６，ＬｌＯに入る。前記準備処理の演算モード指定に
より演算制御回路ＣＴＬｌ，ＣＴＬ２よりの制御にて加
減算回路２５は加算動作に加減算回路２６は減算動作と
なつている。よつて加減算回路２５にてＸ。＋Ｘ８＝Ｅ
Ｏが加減算回路２６にてＸ。−Ｘ８＝Ｅｌが計算され、
更にＥｉＸＷＯＥ８が乗算回路２７で行なわれる。次の
演算サイ）クルにおいて同様にしてＸ２，ＸｌＯ，Ｗ２
が読出されてラツチＬ１？Ｌ５２Ｌ９に入り、Ｘ盟Ｘ９
７ＷｌはラツチＬ２，Ｌ６，ＬｌＯに移り、Ｘ，＋Ｘ９
＝Ｅ１、Ｘ，−Ｘ，＝Ｅｄ．ＥｄＸＷｌ＝Ｅ，が演算さ
れ、ＥＯ，Ｅ８はラツチＬ３，Ｌ７に入る。

更に次に演算サイクルにはＸ３，Ｘｌｌ，Ｗ３が読出さ
れ、ラツチＬｌ，Ｌ５，Ｌ９に入り、その他のデータは
順次出力側に移り、ラツチＬ４，Ｌ８にはＥ。，Ｅ８が
それぞれ入力される。この時パイプラインシフトレジス
タＰＬＳＲは４を計数し、パイプライン指定レジスタＰ
ＬＩの値と一致し、演算装置ＦＡＬＵのパイプラインが
全て詰まつたことが検出される。よつてこれまでは各演
算サイクルにおいて、記憶装置についての読出し、書込
みモード沖の書込みモードが阻止されていたが、この書
込みモードも有効になり、アドレスシフトレジスタＡＳ
Ｒｌ，ＡＳＲ２のパイプライン指示レジスタＰＬＩが示
す値、即ち４段目に在るアドレスＯ番地及び８番地にＥ
。及びＥ８がそれぞれ書込まれる。この状態から第５図
における第１ステージ処理に入る。

この段階ではデータカウンタＤＣの内容とデータサイズ
指示レジスタＤＳＩの内容Ｎ／２とが比較され、一致し
ない場合は主記憶装置ＭＭ，，ＭＭ２からアドレスシフ
トレジスタＡＳＲｌ，ＡＳＲ２の初段内のアドレスで同
時に読出されて演算装置ＦＡＬＵへ供給され、つづいて
演算装置ＦＡＬＵの演算結果がその出力端子２３，２４
からそれぞれ主記憶装置ＭＭｌ，ＭＭ２のＡＳＲｌ，Ａ
ＳＲ２の４段目内のアドレスにそれぞれ書込まれる。そ
の書込の後にデータカウンタＤＣは１加算され、その値
がＤＳＩの設定値と一致するか否か調べられ、以下同様
のことが繰返されて、第３図の第１ステージの演算が次
々に行なわれる。乗算回路２７において乗算する重み、
即ち三角関数値、いわゆる回転因子Ｗｎは上述したよう
に、ＣＯｓＯ〜ＣＯｓπ／４及びＳｉｎＯ−Ｓｉｎπ／
４の値１ πが？Ｘ−ごとに主記憶装置ＭＭ３に
その番地順に記憶されている。

入力データアレイのサイズＮ−２ｍが１０２４Ｘ４＝１
０１２以下の場合は、その指数ｍに応じて必要な回転因
子だけを飛越して読出して利用する。このため第６図の
アドレス補正部ＴＷＡにおいて第ｒ番目のステージにお
いて（ｒ−１）＋（１３−ｍ）だけ、データカウンタＤ
Ｃの出力１Ｘ１又はそのビツト位置を変更した出力１Ｘ
２を左へシフトし、下位ビツトを０とし、即ちそのＯと
した番地を読出さないようにする。但しアドレス補正部
ＴＷＡは１２ビツトの容量であつて、これよりオーバー
フローしたものは無視する。従つて上記例のようにＮ＝
１６＝２４で第１ステージｒ＝１の場合は、１−１＋１
３４＝９ビツトだけアドレスカウンタからのＩＸｌは左
にシフトされ、主記憶装置ＭＭ３の２９ごとの番地を読
出す。このアドレス補正部ＴＷＡは例えばインデクスＩ
Ｘｌ又はＩＸ２の各ビツトが一組のゲートに入力され、
そのゲート出力は所定数ビツトシフトされたものとなり
、このゲートをステージ計数用シフトレジスタＳＣＳＲ
の対応する出力段にて開し、各ステージに対応して上記
１Ｘ１又はＩＸ２が入力され、所定のビツトシフトされ
た出力が得られるゲートが設けられ、このゲートが各ス
テージごとに一組だけ開けられるように論理回路で構成
される。第８図に示すようにＯ〜πの間はＳｉｎＯは正
であり、ＣＯｓθはＯ〜π／２では正であるがπ／２〜
πの間は負である。

よつてアドレス補正部ＴＷＡの出力アドレス中の１１ビ
ツト目及び１２ビツト目が共に６１″又は共に″Ｏ゛の
場合はＯ〜π／２の間であつてＣＯｓθは正とし、１１
ビツト目及び１２ビツトの一方が″ｒ”で、他方が６０
゛の場合はπ／２〜πの間であつて、ＣＯｓθは負とさ
れる。また第８図においてＣＯｓθの曲線３０とＳｉｎ
θの曲線３１とを比較すれば理解されるようにＣＯｓθ
のπ／４〜π／２の絶対値ぱ８１ｎθのπ／４〜０と等
しく、従つてＣＯｓθについてはＯ〜π／４を２等〜２
１０番地まで読出し、そのＣＯｓθの値を使用し、π／
４〜π／２の間は２１０〜２ｓ番地と逆に読出してその
時のＳｉｎθの値を使用する。更にＣＯｓθはπ／２〜
３π／４では２使〜２１０番地を順次読出してその時の
Ｓｉｎθの値に負符号を付け、３π／４〜πでは２１０
〜２θ番地を読出してそのＣＯｓθの値に負符号を付け
ればよい。Ｓｉｎθについてもπ／４〜π／２では２１
０〜２。番地と逆に読出してその時のＣＯｓθの値を使
用し、π／２〜３π／４では２の〜２１０番地のＣＯｓ
θを、３π／４〜πでは２１０〜２２番地のＳｉｎθ値
をそれぞれ使用すればよい。ＣＯｓθ、Ｓｉｎθの何れ
についても、２す〜２１０番地を読出したら、次にそれ
を逆順に読出すことを繰返せばよいことになり、またそ
の時、記憶中のＣＯｓθとＳｉｎθの値を、実際の回転
因子Ｗｎｆ）ＣＯｓとするかＳｉｎとするかの関係は上
述の関係から、記憶装置ＭＭ３に対するアドレスビツト
中の１０ビツト目及び１１ビツト目が共に１ｒ”又は共
に″０”の場合は記憶装置ＭＭ３のＣＯｓθ及びＳｉｎ
θをそれぞれ回転因子Ｗｎの実数部及び虚数部とし、一
方が゛１―他方が”Ｏ゛の場合はＣＯｓθ及びＳｉｎθ
をそれぞれＷｎの虚数部及び実数部とする。主記憶装置
ＭＭ３から読出されたＣＯｓθ及びＳｉｎθは回転因子
入替制御部ＴＷＳＣにおいて、アドレスの１０ビツト目
及び１１ビツト目の排他的論理和の結果に応じてＣＯｓ
θ、Ｓｉｎθを実数部にするか虚数部にするかの入替え
が行なわれると共に、１１ビツト目及び１２ビツト目の
排他的論理和の結果により、その実数部の正負符号が決
定される。その入替匍智部ＴＷＳＣの出力が演算装置Ｆ
ＡＬＵの入力端子２８に与えられる。上述のようにして
主記憶装置ＭＭｌ〜ＭＭ３を読出し、演算を行ない、ま
た書込み操作を行なうが、その場合の第１ステージの処
理及びその前段処理におけるステツプ及びデータカウン
タＤＣの内容、アドレスシフトレジスタＡＳＲｌ，ＡＳ
Ｒ２に与えられる内容（以下インデクスと称す）、記憶
装置ＭＭ，，ＭＭ２の読出し番地、アドレス補正部ＴＷ
Ａの出力（以下ＴＷインデクスと呼ぶ）、主記憶装置Ｍ
Ｍ３の読出番地、回転因子入替制御部ＴＷＳＣの出力は
第９図の第１ステージの表のようになる。

第５図のフローチヤートにおける第１ステージの処理を
行ない、データカウンタＤＣの内容がデータサイズ指示
レジスタＤＳＩの設定値Ｎ／２になつた時は、主記憶装
置ＭＭｌ，ＭＭ２からデータＸ７，Ｘｌ５がそれぞれ演
算装置ＦＡＬＵに送られ、第１ステージのデータは全部
読出されたことになる。このデータＸ７，Ｘｌ５に対す
る演算結果が記瞳装置ＭＭ，，ＭＭ２に書込まれるまで
はＭＭｌ，ＭＭ２の読出しは中止される。即ち第５図の
第１ステージ後段処理に示すようにＤＳ一ＤＣがＹＥＳ
になると、パイプラインシフトレジスタＰＬＳＲはクリ
アされ、これとパイプライン指示レジスタＰＬＩの内容
とが一致するまでは演算装置ＦＡＬＵの演算結果がアド
レスシフトレジスタＡＳＲｌ，ＡＳＲ２の４段目のアド
レスで指定された記憶装置ＭＭ，，ＭＭ２内にそれぞれ
書込まれ、次にパイプラインシフトレジスタＰＬＳＲが
１段シフトされ、これとパイプライン指示レジスタＰＬ
Ｉの内容とが比較されることが繰返される。このように
してデータＸ７，Ｘ，５に対する演算結果が記憶装置Ｍ
Ｍｌ，ＭＭ２に書込まれた時は、ＰＬＩ＝ＰＬＳＲがＹ
ＥＳとなる。これより第２ステージに入るがそのための
準備処理が行なわれる。

まず第６図におけるインデクス選択レジスタＩＸＭＣＲ
にＩＸｌに代つてビツト順変更回路Ｘの出力１Ｘ２がイ
ンデクスとしてアドレスシフトレジスタＡＳＲｌ，ＡＳ
Ｒ２アドレス補正部ＴＷＡに供給されるようにセツトさ
れる。このＩＸ２と基底アドレスレジスタＢＡＲｌ，Ｂ
ＡＲ２の内容とが回路１０，１１にてそれぞれ加算され
て、アドレスシフトレジスタＡＳＲｌ，ＡＳＲ２の初段
にそれぞれセツトされる。また演算装置ＦＡＬＵのモー
ド及びスイツチ制御が指定され、この場合はモードは上
述と同時にフーリエ演算であり、スイツチＳｌ，Ｓ２の
切替が各演算ステツプごとに省なわれるモードになるよ
うにレジスタＦＣＲ２が設定される。この第２ステージ
における演算は、第２図及び第３図から理解されるよう
に、ＥＯ＋Ｅ４、（ＥＯ一Ｅ４）ＷＯ，．Ｅ８＋Ｅｌ２
、（Ｅ８−Ｅ，２）ＷＯなどである。

所で上述したように第１ステージにおける演算結果中の
Ｅ。−Ｅ７を記憶装置ＭＭｌのＯ〜７番地にＥ８〜Ｅ，
５を記憶装置ＭＭ２の８〜１５番地にそれぞれ記憶して
おくと、第２ステージにおける主記憶装置ＭＭｌ，ＭＭ
２に対するアドレスの発生が極めて容易になる。即ち一
般にデータサイズＮ＝２ｒの場合に第ｒ番目のステージ
にはビツト入替回路１ＸにおいてデータカウンタＤＣの
出力中の下位の（ｍ−ｒ＋１）ビツトのビツト配列を反
転させればよい。このビツト入替回路１Ｘは例えばデー
タカウンタＤＣの各ビツトがそれぞれ一組のゲートに供
給され、そのゲート中の所定の下位ビツトはビツト順位
が入替えられるようにゲートの出力側が接続され、この
一組のゲートはステージカウンタ用シフトレジスタＳＣ
ＳＲの所定の段の出力で．開かれ、同様に各ステージに
対応して下位ビツトが入替えられたゲートが設けられ、
レジスタＳＣＳＲの状態により、一組のゲートだけが自
動的に開けられる。上記Ｎ＝１６においてはｍ＝４であ
り、その第２ステージでは下位の４−２＋１＝３だけビ
ツト順位を反転させることになり、その反転結果は第９
・図における第２ステージのインデツクスＩＸとして示
され、これよりこの第２ステージの演算ステツプの第１
番目においてＯ番地及び８番地が記憶装置ＭＭ，，ＭＭ
２からそれぞれＥ。

及びＥ８が読出されて、演算装置のラツチＬｌ，Ｌ５に
与えられる。次に４番地及び１２番地からＥ４及びＥｌ
２がそれぞれ読出され、この時演算装置のスイツチＳｌ
，Ｓ２は点線のように切替つているからラツチＬ６及び
Ｌ５に入り、ＥＯ，Ｅ８はＬ２，Ｌｌにそれぞれ入る。
よつてＬ２のＥ。とＬ６のＥ４とが演算回路２５，２６
，２７において演算され、ＥＯ＋Ｅ４＝ＤＯ、（ＥＯ−
Ｅ４）ＷＯ−Ｄ４がそれぞれ演算される。次に２番地及
び１０番地からＥ２及びＥｌＯがそれぞれ読出され、ス
イツチＳｌ，Ｓ２は実線となつているためＬｌ，Ｌ５に
入り、Ｅ８，Ｅ，２がＬ２，Ｌ６にそれぞれ入り、Ｅ８
＋Ｅｌ２−Ｄ８、（Ｅ８一Ｅｌ２）ＷＯ−Ｄ２が演算さ
れ、先のＤ。，Ｄ４はＬ３，Ｌ７に入る。次に６番地及
び１４番地からＥ６及びＥ，４がそれぞれ読出され、Ｌ
６，Ｌ５にそれぞれ入り、Ｅ２＋Ｅ６＝Ｄ２、（Ｅ２−
Ｅ６）Ｗ４＝Ｄ６が演算され、ＤＯ，Ｄ４はＬ４，Ｌ３
に、Ｄ８，Ｄ，２はＬ８，Ｌ７にそれぞれ入る。この時
、パイプライン指示レジスタＰＬＩの内容とパイプライ
ンシフトレジスタＰＬＳＲの計数値とが一致し、即ち演
算装置ＦＡＬＵのパイプラインが全部詰まり、第２ステ
ージの前段処理が終る。よつて記憶装置ＭＭｌ，ＭＭ２
に対してはそれまでは読出のみ行なわれたが、次の演算
ステツプからＭＭｌ，ＭＭ２に対する書込みも行なわれ
る。この場合、，上記スイツチＳｌ，Ｓ２の操作により
端子２３，２４にはＤ２，Ｄ８が現われ、アドレスシフ
トレジスタＡＳＲｌＡＳＲ２の４段目の内容が示す記憶
装置ＭＭｌ，ＭＭ２のＯ番地及び８番地にそれぞれ書込
まれる。このようにして互に演算されるべきものでない
が同時に二つのデータを読出し、同時に二つの演算結果
を得込むことができ、高速度で演算が行なわれる。第２
ステージのデータＥｌｌ及びＥｌ５が読出され、データ
サイズ指示レジスタＤＳＩの内容とデータカウンタＤＣ
の内容とが一致すると、ステージシフトレジスタＳＣＳ
Ｒが１シフトされて第３ステージの演算処理に移る。こ
の場合第６図のステージシフトレジスタＳＣＳＲの出力
によりビツト入替回路１Ｘ及びアドレス補正回路ＴＷＡ
のｒが変化される。よつて第３ステージにおいては回路
１Ｘでは下２ビツトだけがビツト逆順とされ、ＴＷＡで
は１１ビツト左シフトされる。

この状態で第２ステージと同様の動作が行なわれる。こ
の場合の各種のアドレスなどは第９図の第３ステージの
ようになる。同様にして第４ステージも処理される。こ
の例ではｍ＝４であり，、ステージ数の最大は４である
から、第４ステージにおいてデータＣｌ４，Ｃｌ５が読
出されると、ステージシフトレジスタＳＣＳＲがシフト
され、よつてこれがオーバーフローする。その後は演算
装置ＦＡＬＵ内に残つているデータの処理を行なう最終
処理に移り、これは第１ステージの後段処理と同様であ
るがパイプラインシフトレジスタＰＬＳＲがパイプライ
ン指示レジスタＰＬＩの内容と一致するとすべての演算
が終了する。このようにして１６個のサンプリング点Ｘ
。−Ｘ，５にて代表された信号ｆ（ｔ）のフーリエ変換
におけるフーリエ係数Ｆ。−Ｆｌ５が得られる。フーリ
エ逆変換を行なうには演算装置ＦＡＬＵにおけるスイツ
チＳ９を虚数部符号反転切替回路５０側にセツトしてラ
ツチＬ９の出力はこの回路５０を通じて虚数部の符号が
反転されてラツチＬ，Ｏへ供給されるようにモード設定
を行なえばよい。

更にフーリエ変換は連続波形の有限区間を取出し、その
区間の周期関数であることを前提として解析している。
しかし必ずしもそのようになつていない。そのため解析
値に誤差が生じる。この誤差がなるべく小さくなるよう
に従来のデジタルフーリエ変換装置において、いわゆる
ウインドウ処理が行なわれていた。このウインドウ処理
はハミング法、ハニング法、バートレツト法などがある
が、このようなウインドウ処理もこの発明装置において
行なうことができる。例えばハニング法は１ｍ（１−Ｃ
Ｏｓ−２π）なる補償関数をデータに乗２Ｎｍじるが、
このＣＯｓ−２πなる値は上記記憶装置ＮＭＭ３に回転
因子として記憶されている点より、これを利用できる。

このためには第７図の演算装置ＦＡＬＵにおいて、スイ
ツチＳｌ，Ｓ２は実線のまＸとし、スイツチＳ７，Ｓ８
Ｏ一方端子５１又は５２側に切替えてＯのみが入力され
、他方からデータＸｎが入力される。またスイツチＳ９
は回路５３側に切替えられ、この回路５３は１から入力
を減算する回路５４とその出力を右へ１ビツトシフトし
て２で割る回路５５よりなり、ラツチＬ９２π １
２πｍからのＣＯｓ−ｍは一（１−ＣＯｓ？）の演算Ｎ
２Ｎが回路５３で行なわれる。

記憶装置ＭＭｌ，ＭＭ２から読出されたデータＸｎを端
子２１及び２２の一方、スィツチＳ７，Ｓ８が接続され
ている方に入力し、記憶装置ＭＭ３から回転因子を読出
して端子２８を通じて回路５３へ供給する。例えばデー
タを端子２２に与えると、ラツチＬ，の入力は常にＯに
なり、加減算回路２６を加算モードとし、端子２２より
のデータに回路５３からの一（１２πＭｃＯｓ？）が回
路２７で乗算され、スイツチＮＳ２の状態により、端子
２３，２４の一方から書込バスへ出力され、更に記憶装
置ＭＭ，，ＭＭ２に書込まれる。

上述したこの発明装置においてはフーリエ変換のみなら
ず、各種のデータアレイの演算を行なうことができる。

以下その例を述べる。二つのデータアレイ相互の加減算
は第７図においてスイツチＳｌ，Ｓ２を実線とし、スイ
ツチＳ３をラツチＬ２側、スイツチＳ４をラツチＬ７側
、スイツチＳ６をラツチＬ６側とし、加減算回路２５を
加算又は減算動作とし、加減算回路２６を減算又は加算
動作の何れか一方を指定する。端子２１，２２の入力デ
ータＡｎ，Ｂｎに対し、端子２３，２４からデータアレ
イＡｎ＋Ｂｎ，．Ａｎ−Ｂｎ又はＡｎ−Ｂｎ，．Ａｎ＋
Ｂｎが得られる。データアレイＡｎ−Ｂｎの乗算は端子
２１，２２の一方と端子２８にゼータＡｎＢｎを入れ、
スイツチＳ７，Ｓ８のデータが供給されない側は端子５
１，５２に接続してＯを入力とし、スイツチＳ５を端子
２８に、スイツチＳ９はラツチＬ，に接続し、その他は
ウインドウ処理と同一とする。これにより端子２３，２
４の一方に乗算結果のアレイが得られる。データアレイ
Ａｎに任意の定数Ｋを加算・減算或いは乗算する。加減
算は端子２１，２２の一方にゼータＡｎを他方に定数Ｋ
を入力し、上記データアレイＡｎＢｎの加減算と同様に
すればよい。またデータアレイＡｎを端子２１，２２の
一方に定数Ｋを端子２８に入力して上記乗算と同様にす
れば、データアレイＫＡｎが得られる。更にデータアレ
イからデータアレイへの変換としては例えば積分の場合
はスイツチＳ，を点線、Ｓ２は実線とし、スイツチＳ３
，Ｓ４はそれぞれラツチＬ７側とし、スイツチＳ７は端
子２１に、Ｓ８は端子５２に、Ｓ５はスイツチＳ８に、
ＳｌＯをスイツチＳ１にそれぞれ接続し、加減算回路２
６を加算動作にする。

データアレイＡｎを端子２１に与える。データＡＯがラ
ツチＬ７に入ると回路２６においてＡ，と加算され、Ａ
Ｏ＋Ａ１となり、次のステツプでＡ。＋Ａ１＋Ａ２が得
られ、積分されたアレイが端子２４に得られる。微分動
作の場合はスイツチＳ，，Ｓ２は実線、スイツチＳ３は
ラツチＬ２、Ｓ６はラツチＬ６、Ｓ，ＯはラツチＬ２に
それぞれ接続され、その他は積分の場合と同様であり、
回路２６は減算動作とされる。その結果、ラツチＬ７か
らの前の結果と、ラツチＬ６からの新たなデータとの差
が回路２６でとられ、その結果がＬ７に入力されて微分
データアレイが端子２４に得られる。更にデータアレイ
の各要素の総和を求めるには、上記積分動作と同一とす
るが、その結果を記憶装置に入れるのは最終値だけを書
込む。或いは第１図において１ワードのレジスタＧＲを
１つ又は複数設けておき、例えば、ＧＲｌ〜ＧＲ４が設
けられ、これ等はそれぞれ切替回路を通じて書込バス及
び読出バスにそれぞれ接続される。よつて上記サンメー
シヨンをとる場合に、演算出力をレジスタＧＲの１つに
書込めば、このレジスタには常に最も新しい演算結果が
記憶される。上記実施例は以上の各種のデータアレイの
演算を行なうことができるが、そのための制御は上述し
たようにマイクロプログラム匍脚装置ＣＭで行なう。

その場合すべての制御をその都度マイクロ命令で設定す
るにはマイクロ命令のビツト数が非常に多くなる。よつ
て１つの演算の間中変化しないようなもの、即ちデータ
バス、ビツト幅、演算の種類、発生するアドレスパター
ンの各設定はマイクロプログラム制御によりセツトアツ
プレジスタに設定し、その演算中はそのレジスタの内容
は固定とされる。記憶装置の読出し、書込み、アドノレ
スの更新、演算の進行などのタイミングの制御、ステイ
タスセンスなどはマイクロ命令として与えられる。

以下代表的なマイクロ命令の例を述べる。先ずムーブ又
はＭＤ命令（ＭＯｖｅＤａｔａ命令）は第１０図Ａに示
すように３２ビツトよりなり、第１図におけるバス制御
レジスタＢＣＲ、メモリ御御レジスタＭＣＲの内容に従
つて主記憶装置ＭＭｌ，ＭＭ２より演算装置ＦＡＬＵ，
これより主記憶装置ＭＭｌ，ＭＭ２へのデータ転送を行
なう。この場合、読出された記憶装置と、書込み記憶装
置とは別のものでもよい。制御フイールドは第０〜第５
ビツトであり、第０ビツトは１０゛で割込みを受付け、
“１゛で割込みを禁止するＩＮＴＤＳ（Ｉｎｔｅｒｒｕ
ｐｔＤｉｓａｂｌｅ）であり、第１ビツトＲＥＴ，ＳＥ
Ｔ（ＲｅｔｕｒｎＡｄｄｒｅｓｓＳｅｔ）は６０″はＮ
ＯＯｐｅｒａｔｉＯｎであり、１ビはリターンアドレス
レジスタに現在実行中のアドレス＋１を格納する。第２
ビツトＲＥＴ（Ｒｅｔｕｒｎ）はＯでＮＯＯｐｅｒａｔ
ｉＯｎ（ＮＯＰ）、１１″ではリターンアドレスレジス
タの内容番地へジャンプする。た〜し割込トラツプ発生
時は行なわない。第３ビツトＤＡＲ−ＨＩＴ（ＨｉｔＤ
ｉｒｅｃｔＡｄｄｒｅｓｓＲｅｇｉｓｔｅｒ）は″Ｏ゛
でＮＯＰ，．″Ｒ５でダイレクトアドレスレジスタの内
容を＋１する。第４ビツトＩＸＨＩＴ（ＨｉｔＩｎｄｅ
ｘＣＯｕｎｔｅｒ）は゛０”でＮＯＰ．６ｌ”でデータ
カウンタＤＣの内容を＋１する。第５ビツトＡＳＲ−Ｓ
ＥＴ（ＳｅｔＡｄｄｒｅｓｓＳｈｉｆｔＲｅｇｉｓｔｅ
ｒ）は１０゛でＮＯＰ．．８ｌ゛でインデツクスをアド
レスシフトレジスタセツトする。第６及び第７ビツトは
６０゛でＮＯＰ、゛１゛でメモリ制御フイールドでメモ
リ読出制御レジスタＭＲＣＲ及びメモリ書込制御レジス
タＭＷＣＲの内容に従つて、主記憶装置の読出し、書込
みを制御する。第６ビツトが６ｒ”なら記憶装置から読
出し、第７ビツトが１１゛なら記憶装置へ書込む。なお
１命令で第６ビツト及び第７ビツトを同時に６１゛にす
ることはできない。第８、第９ビツトはＢＣＲフイール
ドで主記憶装置ＭＭ又は一般レジスタＧＲとバス及び演
算装置ＦＡＬＵ間の転送をバス制御レジスタＢＣＲの内
容に従つて制御する。第８ビツトの“１゛はその書込み
側のバス制御レジスタＢＣＲに従つてデータを転送し、
第９ビツトの６１゛は読出し側のバス制御レジスタＢＣ
Ｒに従つてデ一夕を転送する。第８、第９ビツトが同時
に”１゛に指令することはできない。第１０〜第１８ビ
ツトはトラツプフイールドであつてインデツクスダイレ
クトテイテクダブルビツト（ＩＸ−ＤＤＢ）を見て、ト
ラツプを受付けるか否かを決め、受付けの時は次の実行
アドレスを指定する。その第１０〜第１３ビツトはＩＸ
ＤＤＢＣＯＮＤ（ＩｎｄｅｘＤＤＢｃＯｎｄｉｔｉＯｎ
）のフイールドで゛１゛であるビツトに対応するＩＸＤ
ＤＢのビツトがすべて″１′２の時にトラツプ条件が満
足したとする。

第１４ビツトＩＸＤＤＢＣＬＲ（ＮｄｃｘＤＤＢｃｌｅ
ａｒ）は１１゛５でトラツプが受付けられた時に限り、
ＩＸ−ＤＤＢＣＯＮＤフイールドの゛１゛に対応するＩ
Ｘ−ＤＤＢのビツトをすべて″０゛にする。

トラツプが受付けられた時に次に実行する命令のアドレ
スは第１５〜１８ビツトＴＲＡＰＡＤＤＲＥＳＳで決め
る。この第１９〜２４ビツトにパルスフイールドで、そ
の第１９ビツトＸ−ＣＴＬ（ＩｎｄｅｘｃＯｎｔｒＯｌ
）はインデクスモードコントロールレジスタ（Ｘ−ＭＣ
Ｒ）のＣＴＬビツトが″ｒ”の時だけ有効であり、６０
”でアドレスシフトレジスタＡＳＲ２のアドレス源とし
てＩＸｌを選択し、゛１゛の場合はＡＳＲ２のアドレス
源としてＩＸ２を選択する。第２０ビツトＰＵＳＨばｒ
′でバス制御レジスタＢＣＲで指定した演算装置へ演算
実行パルスを送る。第２１〜２４ビツトＴ１〜Ｔ７は″
ｒ”で特定時刻Ｔ，，Ｔ３，Ｔ５，Ｔ７にパルスを演算
装置へ送る。第２７ビツトＮＯＴＲＡＰば０゛でトラツ
プ受付可能であり、６１゛でトラツプ受付禁止である。
命令フイールドに書かれているデータを結合された演算
装置のレジスタへ転送するＥＭＩＴ命令は第１０図Ｂに
示すように第０〜第５ビツトはＭＤ命令と同一であり、
第６〜第９ビツトにてデータを受取るべき演算装置を指
令し、第１０〜第１３ビツトでその演算装置内のレジス
タを指定し、第１４〜第２９ビツトで転送されるデータ
が表示される。

主記憶装置の読出しバツフアレジスタやジエネラルレジ
スタの内容を指定された演算装置内のレジスタへ転送す
るＳＳ命令（ＳｅｔＳｔａｔｕｓ）は第１０図Ｃのよう
に第１０図Ｂと対応する部分は同符号を示し、データ源
となる記憶装置の指令を第１４〜第１６ビツトＲＥＧで
行なう。そのＬ／Ｒば０゛は左半分からの転送、”１゛
は右半分からの転送とする。演算装置内の制御レジスタ
の内容を記憶装置やジエネラルレジスタへ転送するＦＳ
命令（ＦｅｔｃｈＳｔａｔｕｓ）は第１０図Ｄのように
、第１４〜第１７ビツトは格納されるべき記憶装置やレ
ジスタを示す。その他ジエネラルレジスタ内の算術論理
演算を行なうＡＬＯＰ命令、記憶装置中のデータをジエ
ネラルレジスタに格納するＬＲ命令、逆にジエネラルレ
ジスタのデータを記憶装置へ書込むＳＲ命令、割込処理
ルーチンから復帰するＲＦＩ命令Ｓｔａｔｕｓセンス用
条件ジアップＪＯＴＪＮＴ命令、Ｓｔａｔｕｓをセンス
し、命令に続く５つのアドレスの１つへジヤンプするＳ
ＫＰ命令、記憶装置の読出し、書込みのみを行なうＡＭ
命令などがある。

上述においては演算装置ＦＡＬＵ内のスイツチの切替な
どにより演算機能を変化させ、各種のアレイ演算を可能
にしたが、先にも述べたように読出バス及び書込バス間
に互に機能の異なる複数の演算装置を接続し、その必要
なものを使用する。例えば第１１図に示すようにデイジ
タルフーリエ変換を行なう演算装置ＦＡＬＵ、割算用演
算装置ＤＡＬＵ及び平方根用演算装置ＳＡＬＵなどが書
込みバス１２，１３、読出バス１４，１５間にそれぞれ
接続される。これら演算装置は何れもパイプライン構成
であり、割算用演算装置ＤＡＬＵにおいては例えば第１
２図に示すように４段のパイプラインＰＬｌ〜ＰＬ４よ
りなる。各パイプラインは３２ビツトの被除数が蓄えら
れるレジスタＬＲと、１６ビツトの除数が入力されるレ
ジスタＬＲ″と、レジスタＬＲ内の数からレジスタＬＲ
′内の数を減算する加減算器ＡＳＵと、その残りが入力
され、そのピツトを左へ１ビツトシフトする桁移し回路
ＳＬＵと、その桁移し回路の出力を被除数レジスタＬＲ
及び次段ステツプの被除数レジスタＬＲへ切替え接続す
るＳＷと、加減算器ＡＳＵより桁上げが生じたか否かを
回路Ｃにて検出し、その検出状態により制御する制御回
路ＬＣと、その回路ＬＣにより加減算器ＡＳＵの１回の
演算毎に１ビツト加算された割算結果が入力されるレジ
スタＲＲとよりなる。読出バスからデータがレジスタＬ
Ｒ及びＬＲ′に入力されると、これ等が減算器ＡＳＵに
て互に減算され、レジスタＲＲに１が入力されると共に
引算結果は１ビツトだけ左にシフ卜されて、レジスタＬ
Ｒに入れられる。このレジスタＬＲの内容が除数レジス
タＬＲ′の内容にて弓かれ、その結果レジスタＲＲは１
加算され、引算結果が１ビツト左へシフトされてレジス
タＬＲに入力され、以下同様のことが繰返され、４回引
算が行なわれると、上記の各引算の回数がカウンタＬＣ
Ｕにて計数され、スイツチＳＷが次段の被除数レジスタ
ＬＲ側へ接続され、引算結果を１ビツト左シフトされた
値が次段の被除数レジスタＬＲへ供給される。次に記憶
装置から新しいデータが演算装置ＤＡＬＵへ入力される
と、それまでの第１ステツプＰＬｌにおける除数レジス
タＬＲ′の内容は第２ステツプＰＬ２の除数レジスタＬ
Ｒ／に、第１ステツプの割算結果のレジスタＲＲの内容
は第２ステツプＰＬ２の結果レジスタＲＲへそれぞれ移
される。以下同様に各ステツプの除数レジスタＬＲ７、
結果レジスタＲＲの各内容はそれぞれその次段の対応す
るものに移される。このようにして第４ステツプＰＬ４
の演算が行なわれると、始めて３２ビツトの被除数は１
６ビツト左へシフトされ、１６ビツトの除数による割算
が完了し、書込みバスへ供給される。このようにして主
記憶装置の読出しサイクルよりも割算の演算速度が遅い
場合でも主記憶装置の読出し速度を下げることなく割算
することができる。以上述べたようにこの発明データア
レイ演算装′置によれば演算装置をパイプライン構成と
し、その高速性をいかし、しかもマイクロプログラム制
御の融通性もあり、各種の演算機能を同一装置で行なう
ことができる。

その場合適当に制御用レジスタを設けてマイクロ命令の
構成ビツト桁数を少なくして、各種の制御を可能として
いる。なおデータアレイでないデータについての演算を
パイプライン構成の演算装置で行なうことは時間が長く
なる。この点から通常の演算装置ＡＬＵを読出しバス及
び書込みバス間に接続することもできる。

【図面の簡単な説明】

第１図はこの発明によるアレイ演算装置の一例を示すプ
ロツク図、第２図はサンデーチユーキ法によりデジタル
フーリエ変換のアルゴリズムを説明するための図、第３
図はその演算を示す表、第４図は回転因子の記憶状態を
示す図、第５図はデジタルフーリエ変換のフローチヤー
ト、第６図はアドレス発生部の例を示すプロツク図、第
７図は演算装置の一例を示すプロツク図、第８図は正弦
値及び余弦値の関係を示す図、第９図は各ステージにお
けるカウンタ、インデクス、回転因子の関係を示す表、
第１０図は各種マイクロ命令の例を示す図、第１１図は
この発明アレイ演算装置の他の例を示すプロツク図、第
１２図はその割算用演算装置の一例を示すプロツク図で
ある。

Claims

【特許請求の範囲】

１連続的に番地付けされてデータアレイが格納される
読み書き可能な少なくとも一つの記憶装置と、その記憶
装置の読出し、書込み番地を発生するアドレス発生装置
と、上記記憶装置の読出し、書込み周期を最小演算単位
とし、その演算単位の複数倍をもつて一つの演算処理を
完了し、二つのデータアレイ入力端子、演算結果のデー
タアレイが出力される少くとも一つの出力端子、最小演
算単位の遅延量をもつ少くとも一つの遅延素子、少くと
も一つの演算素子、これら入力端子、遅延素子、演算素
子の接続を切替える少くとも一つのスイッチを備え、そ
のスイッチの制御により、処理される演算機能を変更で
きるパイプライン構成の演算装置と、上記記憶装置から
読出された二つのデータアレイを上記演算装置の二つの
入力端子へ供給する読出しバスと、上記演算装置の出力
端子よりの演算結果を上記記憶装置へ書込みデータとし
て与える書込みバスと、上記スイッチを制御して上記演
算装置の演算機能を指定し、上記記憶装置からデータア
レイを読出し、上記演算装置の演算結果を上記記憶装置
に書込む制御を行なうマイクロプログラム制御装置とを
具備するデータアレイ演算処理装置。