JPH0748201B2 - ディジタル信号処理方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル信号系列を対象に演算処理を行
なうディジタル信号処理方式に関するものである。

〔従来の技術〕 第５図は例えば昭和61年度通信学会通信部門全国大会シ
ンポジウム予稿（No.S10-1）に示された従来のディジタ
ル信号処理プロセッサであるDSSP1（Digital Speech Si
gnal Processor 1）の演算部の構成を示すブロック図で
あり、第５図において、１は同時に２つのデータの読み
出し，書き込みが可能なデュアルポート内部データメモ
リ、２は読出し，または書き込みデータのアドレスを算
出するデータアドレス生成部、３は演算に伴うデータの
内部転送に用いられるデータバス、４および５はセレク
タ、６は被演算データを保持するレジスタ、７は演算デ
ータを保持するレジスタ、８は乗算器、９は乗算器８の
出力を保持するレジスタ、10および11はセレクタ、12は
算術論理演算器、13はセレクタ、14は演算器12の出力を
保持し累算等に使用するアキュムレータ、15は外部用ア
ドレスレジスタ、16は外部用データレジスタ、17は外部
メモリである。

次に動作について説明する。

３入力１出力演算を行なう場合の動作を以下に示す。た
だし、演算器12,乗算器8,アドレス生成器2,内部データ
メモリ1,各セレクタ4,5,10,11,13等各部は命令マイクロ
モードに基づいて制御されるものとする。加算，減算，
最大値，最小値等を求める２入力算術演算をまとめて、
a_ib_iと表わし、乗算をa_i×b_iと表わすことにする。こ
こで、上記算術演算と乗算を組合せて、３入力１出力の
演算を以下の式で定義する。

X_i＝（a_ib_i）×c_i −（１） Y_i＝（a_i×b_i）c_i −（２） （ｉ＝１〜Ｎ） ただし、a_i,b_i,c_iはそれぞれ独立のデータ系列とし内部
データメモリ１に記憶されているものとする。例えば、
（１）式の３入力演算をDSSP1で実行する場合の処理フ
ローを第６図に示す。まずカッコ内の演算a_ib_iを２つ
のデータ系列Ａ｛a_i|i＝１〜Ｎ｝，Ｂ｛b_i|i＝１〜Ｎ｝
に対して行い、（a_ib_i）のデータ系列を外部メモリ17
に一担格納する。次に、データ系列Ｃ｛c_i|i＝１〜Ｎ｝
と上記a_ib_iの演算結果のデータ系列とを同時に読み出
し、２番目の演算である乗算を行い（a_ib_i）×c_iの出
力データ系列を内部データメモリ１に格納する。実際の
DSSP1では、第７図において、データアドレス生成部２
によりデータ用アドレス値を２つのデータ系列Ａおよび
Ｂのそれぞれの先頭アドレスに設定し単純インクリメン
トのモードにした後、順次２つのデータ系列ＡおよびＢ
のデータを2P-RAM1からレジスタ６およびレジスタ７へ
読み出す。セレクタ10および11では、それぞれレジスタ
６およびレジスタ７側を選択し算術論理演算器12にて算
術演算（a_ib_i）を行い、セレクタ13で算術論理演算器
12側を選択し、アキュムレータ14のどれかに一担格納し
た後、データバス３経由で外部メモリ17へ記憶する。こ
の時、外部メモリ用アドレスは上記アドレス生成部２内
で内部データメモリ用アドレスの一つとリンクされてい
るため、単純インクリメントモードとなっている。次に
再びデータアドレス生成部２において、データ用アドレ
ス値をデータ系列Ｃおよび（a_ib_i）のデータ系列の先
頭アドレスとなるように設定し、内部データメモリ１か
らc_iのデータをレジスタ６へし読出、一方外部メモリ17
から（a_ib_i）のデータをセレクタ５においてデータバ
ス３側を選択することによりレジスタ７へ読み込む。た
だし、データ系列Ｃと（a_ib_i）のデータ系列との読み
込みタイミングを一致させるため、予め２命令分だけ外
部メモリ17から空読みする必要がある。この読み出され
た２つのデータは乗算器８で乗算され、その結果がレジ
スタP9に格納され、次のサイクルで算術論理演算器12を
通過し、アキュムレータ14のいづれかに一担格納され、
データバス３を経由して算術論理演算器12へ記憶され
る。

以上の動作はパイプライン処理により並列動作が行なわ
れるため、Ｎ個のデータ系列に対して読出してから処理
結果を外部メモリ17に記憶するまで、算術演算の場合
（Ｎ＋３）マシンサイクル要する。次に外部メモリ17か
ら空読みを２回（２マシンサイクル）行なった後（タイ
ミング合せ）、Ｎ個のデータ系列について乗算を行ない
内部データメモリ１へ格納するのに（Ｎ＋３）マシンサ
イクル、その他アドレス初期設定に２命令要するため、
合計サイクルは（2N＋10）サイクルとなる。（２）式の
演算についても同様に（2N＋10）サイクル必要とする。
以上のようにＮ個のデータ系列に対して３入力１出力演
算をDSSP1のような最大２入力演算しか行なえないプロ
セッサで実行すると、約2Nマシンサイクル（Ｎが充分大
きい場合）要することがわかる。

また、上記３入力１出力演算結果を累算するケースを以
下に説明する。

（３）式の場合、（a_ib_i）とc_iとの乗算結果（レジス
タP9）と、途中までの累算値とを算術論理演算器12の入
力とし、加算結果を再び同一のアキュムレータ14に入力
することで可能であるから、処理サイクル数は（2N＋1
0）サイクルと不変である。しかし、（４）式の場合、
一担内部データメモリ１に格納した（a_i×b_i）c_iのデ
ータ系列を再び読出しながら順次算術論理演算器12にて
累算するため、新たにＮサイクル必要となり、総サイク
ル数は（3N＋10）となる。

〔発明が解決しようとする課題〕

従来のディジタル信号処理方式は以上のように構成され
ているので、３つのそれぞれ独立したデータ系列に対す
る３入力１出力演算を実行する場合、３入力１出力演算
を２段階に分けて、２入力１出力演算を２回行なう以外
に、アドレス制御やメモリへの転送等の処理のため、演
算処理時間が長くなるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、３入力１出力演算を一度に実行できるととも
に中間結果格納のためのアドレス制御やメモリへの転送
等の処理を省くことで高速に３入力１出力演算を実行で
きるディジタル信号処理方式を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るディジタル信号処理方式は、Ｎ個の要素
を持つ３つのデータ系列をそれぞれ１系列ずつ格納する
第1,第2,第３のデータ記憶手段（第1,第２データメモリ
23,24、テンポラリベクトルレジスタ群29）と、演算手
段（演算器36）と、乗算手段（乗算器38）と、上記第３
のデータ記憶手段からの出力データを所定時間遅延させ
て上記演算手段あるいは乗算手段に出力させるための遅
延手段（ラッチ31）とを備えるとともに、内蔵するマイ
クロプログラムには、少なくとも、上記第１〜第３のデ
ータ記憶手段からのデータ読み出し処理、及び、上記演
算手段，乗算手段に対する入力データの選択処理を行う
命令を含ませるものとし、当該マイクロプログラムの命
令により、上記第1,第2,第３のデータ記憶手段からデー
タを同時に読み出して、上記第３のデータ記憶手段から
のデータを上記遅延手段に保持するとともに、上記第1,
第２のデータ記憶手段からの各データを選択して上記演
算手段あるいは乗算手段による第１処理結果を求め、次
に、この第１処理結果と上記遅延手段に保持されている
データとを選択して上記演算手段あるいは乗算手段によ
る第２処理結果を求めることで、３入力１出力演算を行
うようにしたものである。

［作用］ マイクロプログラムの１命令により次の処理が行われ
る。

まず第１〜第３のデータ記憶手段からデータが同時に読
み出される。この時、第３のデータ記憶手段からのデー
タは遅延手段に保持されるとともに、上記第1,第２のデ
ータ記憶手段からの各データを選択して上記演算手段あ
るいは乗算手段に出力し、第１処理結果を求める。次
に、この第１処理結果と遅延手段に保持されていたデー
タとを選択して上記演算手段あるいは乗算手段に出力
し、３入力１出力演算の結果である第２処理結果を求め
る。

〔発明の実施例〕 以下、この発明の一実施例を図について説明する。第１
図において、20,21はそれぞれ独立に読み出しデータ用
アドレスを生成する第1,第２アドレス生成器、22は書き
込みデータの書き込み先アドレスを生成する第３アドレ
ス生成器、23,24はそれぞれ第1,第２アドレス生成器20,
21にしたがってデータを読み出し、第３アドレス生成器
のアドレス情報にしたがって書き込むデータメモリ、2
5,26は第1,第２データメモリ23,24から読み出しデータ
を転送するそれぞれ独立した第1,第２のデータバス、2
7,28は第1,第２のデータバス25,26から転送されるデー
タを保持するレジスタ、29は読み出し及び書き込み可能
なレジスタを複数個備えたレジスタ群としての、複数の
データを保持可能なテンポラリベクトルレジスタ群、30
はテンポラリベクトルレジスタ群29のアドレスをコント
ロールするアドレスポインタ、31はラッチ、32,33,34,3
5は２つの入力データの内から一つを選択するセレク
タ、36は２つのデータに対して算術論理演算を行う演算
器、37は上記演算器36の出力を保持するレジスタ、38は
２つのデータに対して乗算を行う乗算器、39は上記乗算
器38の出力を保持するレジスタ、40は演算器36の出力と
乗算器38の出力のいずれかを選択して出力する出力セレ
クタ、41は累算用加算器、42は上記加算器41の出力を保
持する複数の累算値保持レジスタとしてのアキュムレー
タ、43は第1,第２データメモリ23,24への書き込みデー
タまたは外部回路との入出力データを転送する第３のデ
ータバス、44は外部回路とのデータ入出力を行う外部イ
ンターフェイス回路、101,111は第３のデータバス25へ
の信号線である。

次に動作について説明する。

第１図において、Ｎ個の要素を持つデータ系列Ａ＝｛a_i
|i＝１〜Ｎ｝，Ｂ＝｛b_i|i＝１〜Ｎ｝，Ｃ＝｛c_i|i＝１
〜Ｎ｝がそれぞれ第１〜３のデータとして予めそれぞれ
第１データメモリ23,第２データメモリ24およびテンポ
ラリベクトルレジスタ群29に格納されているものとす
る。上記の条件のもとで、３入力１出力演算を行う場合
の動作を以下に示す。なお、同時に演算処理フローを第
２図にもとづいて説明する。

まず、第１に第１〜３のデータとしての入力データ３系
列および出力結果格納先の先頭アドレスをそれぞれ第1,
第２アドレス生成器20,21、アドレスポインタ30および
第３アドレス生成器22にて初期設定する。以降各アドレ
ス生成器は単純インクリメント動作を行う。

第１データメモリ23は、第１アドレス生成器20と第２デ
ータメモリ24は第２アドレス生成器21とそれぞれ対応
し、テンポラリベクトルレジスタ群29についてはアドレ
スポインタ30に対応しており、第1,2データメモリ23,24
及びテンポラリベクトルレジスタ群29はそれぞれ第1,第
２アドレス生成器20,21およびアドレスポインタ30の示
すアドレスに基づいてデータを読み出す。ただし、第1,
第２のデータバス25,26に対し、それぞれ第1,第２デー
タメモリ23,24から入力可能であるため、第1,第２デー
タメモリ23,24からの特定のデータバスに対する出力は
２本中１本のみ有効とし、残り１本はハイインピーダン
ス状態になるよう制御する。例えば、レジスタ27に第１
のデータa_iを入力する場合、信号線101に第１のデータa
_iを出力し、第２データメモリ24から第１のデータバス2
5への出力の信号線111をハイインピーダンス状態とす
る。第２のデータバス26についても同様である。以上の
ようにしてレジスタ27,28に第１及び第２のデータa_i及
びb_iをセットする。

以下、３入力演算として次の２式を定義し、その処理方
法を示す。

X_i＝（a_ib_i）×c_i −（１） Y_i＝（a_i×b_i）c_i −（２） ただし、（a_ib_i）は２入力データa_i,b_iに対する加
算，減算，最大値，最小値等を求める算術論理演算を表
わし、（a_i×b_i）は乗算を表わすものとする。

まず、（１）式の処理タイミングの説明図を第３図を用
いて説明する。まず、セレクタ32でレジスタ27側を、セ
レクタ33でレジスタ28側を選択する。その２つの選択さ
れた第１及び第２のデータ（a_iおよびb_i）を演算器36で
演算（a_ib_i）を行ない、結果をレジスタ37へ格納す
る。一方、テンポラリベクトルレジスタ群の第３のデー
タc_iはラッチ31により１ステップ遅延させられ、次のス
テップではセレクタ34でレジスタ37側を、セレクタ35で
ラッチ31側をそれぞれ選択し、演算器36の出力データ
（a_ib_i）と第３のデータc_iを乗算器38により乗算を行
い、乗算結果（a_ib_i）×c_iをレジスタ39へ格納する。
この値は次のステップでレジスタ39から出力される。第
５セレクタ40によりレジスタ39側を選択し、出力データ
（a_ib_i）×c_iを第３アドレス生成器22の示すアドレス
に基づいて、第３のデータバス43経由により第1,第２デ
ータメモリ23,24へ転送する。尚、アドレス生成器やア
ドレスポインタのアドレスの初期設定によるデータメモ
リ，レジスタ群からのデータ読み出し処理，データバ
ス，各セレクタ，演算器，乗算器，累算用加算器等は、
ディジタル信号処理プロセッサが内蔵するマイクロプロ
グラムの命令によって制御されるものである。

ディジタル信号処理プロセッサでは、データ読出し、演
算実行，データ書き込みをパイプライン処理により連続
実行することで、各部の動作制御を並列動作させること
ができる。したがって、上記の３入力１出力演算動作を
Ｎ個の要素を持つデータ系列に対して実行した場合、先
頭データを読み出してから最終データ処理結果をメモリ
へ書き込むまで（Ｎ＋４）サイクル要する。

次に（２）式の処理タイミングの説明図を第４図を用い
て説明する。３入力データのデータセットは、上記
（１）式のケースと同様である。（２）式を実行する場
合、セレクタ34でレジスタ27側を、セレクタ35でレジス
タ28を選択し、乗算器38により（a_i×b_i）を実行し結果
をレジスタ39へセットする。次のステップでセレクタ32
でラッチ31側をセレクタ33でレジスタ39側を選択し、演
算器36により（a_i×b_i）c_iを実行しレジスタ37へセッ
トする。レジスタ37のデータは次のステップにおいて、
セレクタ40でレジスタ37側を選択することにより第1,第
２のデータメモリ23,24へ書き込まれる。

つまり、２式のケースについても（１）式のケースと同
様、（Ｎ＋４）サイクル要することになる。

以上より、従来技術の作用，動作で述べたように同一の
演算処理を実行させた場合、３入力１出力演算処理速度
がDSSP1に比べて、（2N＋10）／（Ｎ＋８）倍、またＮ
が大きい場合には、約２倍の処理速度となる。

また、上記３入力１出力演算の累算を求める場合、途中
までの累算結果または初期値を累算値保持レジスタとし
てのアキュムレータ42へ格納し、その累算値と順次３入
力１出力演算結果とを加算器41により加算後再び累算値
保持レジスタとしてのアキュムレータ42へ格納する処理
を繰り返すことにより行なう。したがって累算を行なう
ことによる処理サイクルの増加はない。

なお、第１のデータバス25の第１のデータa_iと第２のデ
ータバス26の第２のデータb_iとから第１のデータ対が構
成され、テンポラリベクトルレジスタ群29から読み出さ
れた第３のデータc_iと乗算器38の出力データ（a_i×b_i）
とから第２のデータ対が構成され、第３のデータc_iと算
術論理演算器36の出力データ（a_ib_i）とから第３のデ
ータ対が構成される。

〔発明の効果〕

以上のように、この発明によれば第１〜３のデータに対
して、それぞれ同時に読み出し、プログラムによって算
術論理演算及び乗算を選択的に行うようにしたので、３
入力１出力演算の組合せ順序を可変とし、また高速に３
入力１出力の演算が実行できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるディジタル処理信号
のデータ演算処理部の構成を示すブロック図、第２図は
この発明の一実施例による３入力１出力演算処理のフロ
ーチャートを示す図、第３図，第４図はこの発明の一実
施例による演算処理タイミングの説明図、第５図は従来
のディジタル信号処理プロセッサの１例であるDSSP1の
演算処理部の構成を示す図、第６図はDSSP1における３
入力１出力演算処理フローチャートを示す図、第７図
（ａ），（ｂ）はDSSP1における３入力１出力演算処理
タイミングの説明図である。 20……第１アドレス生成器、21……第２アドレス生成
器、22……第３アドレス生成器、23,24……第1,第２デ
ータメモリ、25,26……第1,第２のデータバス、27,28…
…レジスタ、29……テンポラリベクトルレジスタ群、30
……アドレスポインタ、31……ラッチ、32,33,34,35,40
……セレクタ、36……演算器、37,39……レジスタ、38
……乗算器、41……加算器、42……アキュムレータ、43
……第３のデータバス、44……外部インターフェイス回
路。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】内蔵されたマイクロプログラムのフェッ
   チ，デコード，データの読み出し，演算および演算結果
   書き込みを並列パイプライン処理で実行するディジタル
   信号処理プロセッサにおけるディジタル信号処理方式に
   おいて、 Ｎ個の要素を持つ３つのデータ系列をそれぞれ１系列ず
   つ格納する第1,第2,第３のデータ記憶手段と、演算手段
   と、乗算手段と、上記第３のデータ記憶手段からの出力
   データを所定時間遅延させて上記演算手段あるいは乗算
   手段に出力させるための遅延手段とを備えるとともに、 上記内蔵するマイクロプログラムには、少なくとも、上
   記第1,第2,第３のデータ記憶手段からのデータ読み出し
   処理、及び、上記演算手段，乗算手段に対する入力デー
   タの選択処理を行う命令を含ませるものとし、 当該マイクロプログラムの命令により、上記第1,第2,第
   ３のデータ記憶手段からデータを同時に読み出して、上
   記第３のデータ記憶手段からのデータを上記遅延手段に
   保持するとともに、上記第1,第２のデータ記憶手段から
   の各データを選択して上記演算手段あるいは乗算手段に
   よる第１処理結果を求め、次に、この第１処理結果と上
   記遅延手段に保持されているデータとを選択して上記演
   算手段あるいは乗算手段による第２処理結果を求めるこ
   とで、３入力１出力演算を行うようにしたことを特徴と
   するディジタル信号処理方式。