JPS595994B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS595994B2 JPS595994B2 JP53090616A JP9061678A JPS595994B2 JP S595994 B2 JPS595994 B2 JP S595994B2 JP 53090616 A JP53090616 A JP 53090616A JP 9061678 A JP9061678 A JP 9061678A JP S595994 B2 JPS595994 B2 JP S595994B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
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Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ（ＩＧ−Ｆ
ＥＴまたはＭＯＳトランジスタともいう）を用ぃた半導
体記憶装置に係わり、特にその記憶セル部の改良に関す
る。
ＥＴまたはＭＯＳトランジスタともいう）を用ぃた半導
体記憶装置に係わり、特にその記憶セル部の改良に関す
る。
ＭＯＳ型半導体記憶装置（ＭＯＳメモリーという）は、
ダイナミック型メモリーとスタティック型メモリーに大
別され、前者はより集積度の高いメモリーとして、また
後者はよりタイミング制約の少ない使いやすいメモリー
として発展してきたが、近年両者を融合した、或いは両
者の中間形態のメモリー分野が生まれつつある。
ダイナミック型メモリーとスタティック型メモリーに大
別され、前者はより集積度の高いメモリーとして、また
後者はよりタイミング制約の少ない使いやすいメモリー
として発展してきたが、近年両者を融合した、或いは両
者の中間形態のメモリー分野が生まれつつある。
即ちダイナミック動作のメモリーセルを用いて集積度を
高めながら周辺回路を工夫し、タイミング制約を少な＜
して見かけ上スタテイツクＲＡＭに近づけられた性能の
ＲＡＭであるｏダイナミツクＲＡＭのタイミングのうち
最も繁雑な制約となるのは、リフレツシユに関するもの
である。
高めながら周辺回路を工夫し、タイミング制約を少な＜
して見かけ上スタテイツクＲＡＭに近づけられた性能の
ＲＡＭであるｏダイナミツクＲＡＭのタイミングのうち
最も繁雑な制約となるのは、リフレツシユに関するもの
である。
リブＶツシユとは、メモリーセル内の容量に蓄えられた
電荷がリークによつて放電されてぃくのを、定期的に再
充電するための操作をいう。最も多いリブＶツシユ方法
は、各カラム毎に読み出されたメモリーセルの情報をセ
ンスアンプで増幅した後再書き込みする操作をロー方向
のビツト数回繰り返して行なう方法である。上記リフレ
ツシユの期間は、通常オペレーシヨンを休止せねばなら
ず、リフレツシユが不要なスタテイツクＲＡＭに比べて
システム全体のタイミング設計が複雑になるという問題
がある。この問題を改善する方法の一つに、メモリーセ
ルのリフレツシユを１回で同時に行なう方法がある。
電荷がリークによつて放電されてぃくのを、定期的に再
充電するための操作をいう。最も多いリブＶツシユ方法
は、各カラム毎に読み出されたメモリーセルの情報をセ
ンスアンプで増幅した後再書き込みする操作をロー方向
のビツト数回繰り返して行なう方法である。上記リフレ
ツシユの期間は、通常オペレーシヨンを休止せねばなら
ず、リフレツシユが不要なスタテイツクＲＡＭに比べて
システム全体のタイミング設計が複雑になるという問題
がある。この問題を改善する方法の一つに、メモリーセ
ルのリフレツシユを１回で同時に行なう方法がある。
第１図はこの見地から考えられてぃるシンプル・リフレ
ツシユ型メモリーセルの例である。図中Ｔｌ，Ｔ２，Ｔ
，はＮチヤネル型ＭＯＳトラン２ジスタ、ｗは書き込み
制御を行なう信号ライン、Ｒは読み出し兼リフレツシユ
匍蜘を行なう信号ライン、Ａｒはアドレスライン、ＤＬ
はデータライン、Ｅは電源ライン、ＢａはＭＯＳバラク
タである。このＭＯＳ素子Ｂａはメモリセルの記憶電荷
２．を蓄えるための容量であるが、ここではスイツチン
グ容量として用いている。即ちノードＮ１に正電荷がチ
ャージさＦＬｓＢａのゲート直下に反転層が形成されて
いる状態つまり″１ー記憶状態においては、Ｂａはノー
ドＮ１とラインＲとの間に上３記反転層を通じて接続さ
れ、ノードＮ１に正電荷がチヤージされていない状態つ
まり００ゝ記憶状態ではＢａがノードＮ１と基板（Ｐ−
Ｗｅｌｌ層）間に接続される。このように機能する容量
をスイツチング容量という。第２図は第１図に示すメモ
リーセルのリフレッシユ動作時の内部波形である。
ツシユ型メモリーセルの例である。図中Ｔｌ，Ｔ２，Ｔ
，はＮチヤネル型ＭＯＳトラン２ジスタ、ｗは書き込み
制御を行なう信号ライン、Ｒは読み出し兼リフレツシユ
匍蜘を行なう信号ライン、Ａｒはアドレスライン、ＤＬ
はデータライン、Ｅは電源ライン、ＢａはＭＯＳバラク
タである。このＭＯＳ素子Ｂａはメモリセルの記憶電荷
２．を蓄えるための容量であるが、ここではスイツチン
グ容量として用いている。即ちノードＮ１に正電荷がチ
ャージさＦＬｓＢａのゲート直下に反転層が形成されて
いる状態つまり″１ー記憶状態においては、Ｂａはノー
ドＮ１とラインＲとの間に上３記反転層を通じて接続さ
れ、ノードＮ１に正電荷がチヤージされていない状態つ
まり００ゝ記憶状態ではＢａがノードＮ１と基板（Ｐ−
Ｗｅｌｌ層）間に接続される。このように機能する容量
をスイツチング容量という。第２図は第１図に示すメモ
リーセルのリフレッシユ動作時の内部波形である。
向図中ノードＮ１とノードＮ２の波形において、実線力
ぴ１″記憶時の波形、一点鎖線が゛０”記憶時の波形で
ある。ラインＲとラインＷに供給される信号は互に逆位
梶相で、Ｒが１１″でリード、ｗが６１７でライト・モ
ードとなる。まず時間Ｔ。−ｔ１の間はライト（書き込
み）モードで、６０１書き込み時では一点鎖線で示すよ
うにノードＮｌ，Ｎ２共に電源Ｖｓｓレベルとなり、６
１ｎ書き込み時ではトランジスタＴｌ，Ｔ２の逆ゲート
バイアス効果で、ノードＮ２，Ｎ２共に電源。ｏレベル
より若干低いレベルにチヤージアツプされる。Ｒが６１
１となつて読み出しモードに変わると、６０７記憶時に
は容量ＢａはノードＮ１とＰ−Ｗｅｌｌ基板間に接続さ
れ、ノードＮ１とＮ２はＳｓレベルのまま変化はないが
、６１１記憶時には容量ＢａがノードＮ１とラインＲと
の間にカツプリング接続されるため、ノードＮ１は１０
０−Ｖｓｓｌだけ電位が上がり、従つてノードＮ２はト
ランジスタＴ３によりＶ。Ｏレベルまでチヤージアツブ
される。時間Ｔ２〜ｔ１の間にノードＮ１はリーク電流
により徐々にその電圧レベルが下がつてくるが、ノード
Ｎ２はトランジスタＴ３が導通している限り。Ｄレベル
を維持する。時間Ｔ２以降はリフレツシユのための書き
込みを行なう期間で、Ｒは″０１レベルに戻り、８１を
記憶時にはノードＮ１は、ＴＯ−ｔ１期間での電位から
リークによる電位降下を差し引いた電位に下がるが、同
時にｗ力げ１″レベルとなつてトランジスタＴ２が導通
するため、Ｔ，〜Ｔ２期間中にノードＮ２に蓄えられた
チヤージがノードＮ１に移り（チヤージ分割）、ノード
Ｎ２の電位は下がり、ノードＮ１の電位はより″１１レ
ベルの方向に回復され、リフレツシユが行なわれるもの
である。上記リフレッシユ動作において、トランジスタ
Ｔ２にはバックゲートバイアスが印加されたため、上記
チヤージ分割の後のノードＮ１とＮ２の電位は完全に等
しくはならず、６ノードＮ２の電位〉ノードＮ１の電位
６で止まり、リフレツシユ効果は余りよくない。
ぴ１″記憶時の波形、一点鎖線が゛０”記憶時の波形で
ある。ラインＲとラインＷに供給される信号は互に逆位
梶相で、Ｒが１１″でリード、ｗが６１７でライト・モ
ードとなる。まず時間Ｔ。−ｔ１の間はライト（書き込
み）モードで、６０１書き込み時では一点鎖線で示すよ
うにノードＮｌ，Ｎ２共に電源Ｖｓｓレベルとなり、６
１ｎ書き込み時ではトランジスタＴｌ，Ｔ２の逆ゲート
バイアス効果で、ノードＮ２，Ｎ２共に電源。ｏレベル
より若干低いレベルにチヤージアツプされる。Ｒが６１
１となつて読み出しモードに変わると、６０７記憶時に
は容量ＢａはノードＮ１とＰ−Ｗｅｌｌ基板間に接続さ
れ、ノードＮ１とＮ２はＳｓレベルのまま変化はないが
、６１１記憶時には容量ＢａがノードＮ１とラインＲと
の間にカツプリング接続されるため、ノードＮ１は１０
０−Ｖｓｓｌだけ電位が上がり、従つてノードＮ２はト
ランジスタＴ３によりＶ。Ｏレベルまでチヤージアツブ
される。時間Ｔ２〜ｔ１の間にノードＮ１はリーク電流
により徐々にその電圧レベルが下がつてくるが、ノード
Ｎ２はトランジスタＴ３が導通している限り。Ｄレベル
を維持する。時間Ｔ２以降はリフレツシユのための書き
込みを行なう期間で、Ｒは″０１レベルに戻り、８１を
記憶時にはノードＮ１は、ＴＯ−ｔ１期間での電位から
リークによる電位降下を差し引いた電位に下がるが、同
時にｗ力げ１″レベルとなつてトランジスタＴ２が導通
するため、Ｔ，〜Ｔ２期間中にノードＮ２に蓄えられた
チヤージがノードＮ１に移り（チヤージ分割）、ノード
Ｎ２の電位は下がり、ノードＮ１の電位はより″１１レ
ベルの方向に回復され、リフレツシユが行なわれるもの
である。上記リフレッシユ動作において、トランジスタ
Ｔ２にはバックゲートバイアスが印加されたため、上記
チヤージ分割の後のノードＮ１とＮ２の電位は完全に等
しくはならず、６ノードＮ２の電位〉ノードＮ１の電位
６で止まり、リフレツシユ効果は余りよくない。
また８０″記憶時には、スイツチング容量Ｂａの一端が
基板に接続されるため、ＴＯ−Ｔ２以降までの全期間中
、ノードＮ１の電位は″０１レベルのままである。６０
１レベルのリフレツシユに関しては、特に必要がないよ
うに考えられている。
基板に接続されるため、ＴＯ−Ｔ２以降までの全期間中
、ノードＮ１の電位は″０１レベルのままである。６０
１レベルのリフレツシユに関しては、特に必要がないよ
うに考えられている。
即ちノードＮ１に記憶された１０１レベルがリーク電流
によつて６１″状態に移行していく場合は、トランジス
タＴ３とＴ２のオフリーク（非導通状態でのリーク電流
）量がノードＮ１（ＩＣ接続されたトランジスタＴ２の
ドレイン端と基板間で形成されるＰＮ接合の逆リーク量
よりも多い時であり、逆にトランジスタＴ３とＴ２のオ
フリークが常に上記ＰＮ接合の逆リークよりも少なけれ
ば、記憶６０７は見かけ上スタティツクに保持される。
上記メモリーセルは、このような手法で６０１記憶のリ
フレツシユを不要にしている。上記したように第１図の
メモリーセルは、シンプルなリフレツシユが可能である
という利点がある反面、周知の１トランジスタ型ダイナ
ミツク・メモリーセルと比較してセルの構成素子数が２
倍、即ち１トランジスタ型セルの素子数が″１トランジ
スタ＋１容量７であるのに対し第１図のものは６３トラ
ンジスタ＋１容量１となつており、集積度の面で大きく
劣つている。
によつて６１″状態に移行していく場合は、トランジス
タＴ３とＴ２のオフリーク（非導通状態でのリーク電流
）量がノードＮ１（ＩＣ接続されたトランジスタＴ２の
ドレイン端と基板間で形成されるＰＮ接合の逆リーク量
よりも多い時であり、逆にトランジスタＴ３とＴ２のオ
フリークが常に上記ＰＮ接合の逆リークよりも少なけれ
ば、記憶６０７は見かけ上スタティツクに保持される。
上記メモリーセルは、このような手法で６０１記憶のリ
フレツシユを不要にしている。上記したように第１図の
メモリーセルは、シンプルなリフレツシユが可能である
という利点がある反面、周知の１トランジスタ型ダイナ
ミツク・メモリーセルと比較してセルの構成素子数が２
倍、即ち１トランジスタ型セルの素子数が″１トランジ
スタ＋１容量７であるのに対し第１図のものは６３トラ
ンジスタ＋１容量１となつており、集積度の面で大きく
劣つている。
また第１図のものは、前述した如くトランジスタＴ２の
バツクゲートバイアス効果により、リフレツシユ効果が
劣るという問題がある。本発明は上記実情に鑑みてなさ
れたもので、ダイオードを用いてリフレツシユを行なう
ことにより、集積度が上がり、また良好なリフレツシュ
が可能となる半導体記憶装置を提供しようとするもので
ある。
バツクゲートバイアス効果により、リフレツシユ効果が
劣るという問題がある。本発明は上記実情に鑑みてなさ
れたもので、ダイオードを用いてリフレツシユを行なう
ことにより、集積度が上がり、また良好なリフレツシュ
が可能となる半導体記憶装置を提供しようとするもので
ある。
以下図面を参照して本発明の一実施例を説明する。
なお第３図に示す実施例は前記第１図のものと対応させ
た場合の例であるから、対応する個所には同一符号を用
いる。第３図に示す如く、信号ラインＲとノードＮ３と
の間にはスイツチング容量Ｂａを設け、ノードＮ３とデ
ータラインＤＬとの間にはＮチヤネル型ＭＯＳトランジ
スタＴ１を設け、このトランジスタＴ１のゲートはアド
レスラインＡｒ！ＩＣ接続する。ノードＮ３とノードＮ
４との間にはシヨツトキーダイオードＤを設け、ノード
Ｎ４と電源ＶＤＤの供給ラインＥとの間にはＮチヤネル
型ＭＯＳトランジスタＴ３を設け、該トランジスタＴ３
のゲートはノードＮ３に接続する。第４図は第３図に示
すメモリーセルのリフレツシユ動作時の内部波形である
。伺図中ノードＮ３とノードＮ４の波形において、実線
が６１１記憶時の波形、一点鎖線が６０１記憶時の波形
であり、第２図の場合と対応している。第３図の回路は
、ＦｆＯｌ記憶の時トランジスタＴ３はオフ状態であり
、また容量Ｂａは基板に接続されるので、ラインＲの信
号レベルに関係なく、記憶内容はＳ８レベルを保持する
。一方、６１″記憶の時にけトランジスタＴ３がオン状
態、容量Ｂａは信号ラインＲに接続されるので、このＲ
が６１１レベルになるとノードＮ３はＩＶＯＯ−Ｓｓｌ
だけ電位が上がる。するとトランジスタＴ３は略完全導
通状態となるため、ノードＮ４は。ｏレベルまでチャー
ジアツブされる。この時ダイオードＤは逆バイアス状態
であるため、オフ状態である。次にラインＲが６０″レ
ベルになると、ノードＮ３の電位はＶＯＯ−Ｓｓｌ分電
位が下がるが、これによりダイオードＤが導通するため
、前記ノードＮ４に蓄えられていた。ｏレベルの電荷が
ノードＮ３に供給され、これによりリフレツシユが行な
われるものである。ところでＭＯＳトランジスタの製造
工程でダイオード素子を形成するためには、ＰＮ接合の
両端を独立電位にすることは通常の工程ではできないた
め、特別の工程を加える必要があり〜従つて工程が複雑
化するが、ダイオードをシヨツトキ一型とすることによ
り上記難点は解消する。
た場合の例であるから、対応する個所には同一符号を用
いる。第３図に示す如く、信号ラインＲとノードＮ３と
の間にはスイツチング容量Ｂａを設け、ノードＮ３とデ
ータラインＤＬとの間にはＮチヤネル型ＭＯＳトランジ
スタＴ１を設け、このトランジスタＴ１のゲートはアド
レスラインＡｒ！ＩＣ接続する。ノードＮ３とノードＮ
４との間にはシヨツトキーダイオードＤを設け、ノード
Ｎ４と電源ＶＤＤの供給ラインＥとの間にはＮチヤネル
型ＭＯＳトランジスタＴ３を設け、該トランジスタＴ３
のゲートはノードＮ３に接続する。第４図は第３図に示
すメモリーセルのリフレツシユ動作時の内部波形である
。伺図中ノードＮ３とノードＮ４の波形において、実線
が６１１記憶時の波形、一点鎖線が６０１記憶時の波形
であり、第２図の場合と対応している。第３図の回路は
、ＦｆＯｌ記憶の時トランジスタＴ３はオフ状態であり
、また容量Ｂａは基板に接続されるので、ラインＲの信
号レベルに関係なく、記憶内容はＳ８レベルを保持する
。一方、６１″記憶の時にけトランジスタＴ３がオン状
態、容量Ｂａは信号ラインＲに接続されるので、このＲ
が６１１レベルになるとノードＮ３はＩＶＯＯ−Ｓｓｌ
だけ電位が上がる。するとトランジスタＴ３は略完全導
通状態となるため、ノードＮ４は。ｏレベルまでチャー
ジアツブされる。この時ダイオードＤは逆バイアス状態
であるため、オフ状態である。次にラインＲが６０″レ
ベルになると、ノードＮ３の電位はＶＯＯ−Ｓｓｌ分電
位が下がるが、これによりダイオードＤが導通するため
、前記ノードＮ４に蓄えられていた。ｏレベルの電荷が
ノードＮ３に供給され、これによりリフレツシユが行な
われるものである。ところでＭＯＳトランジスタの製造
工程でダイオード素子を形成するためには、ＰＮ接合の
両端を独立電位にすることは通常の工程ではできないた
め、特別の工程を加える必要があり〜従つて工程が複雑
化するが、ダイオードをシヨツトキ一型とすることによ
り上記難点は解消する。
即ち電極配線を構成するアルミニウムと濃度の比較的薄
いＮ一拡散層（勿論イオンインプランテーシヨンで形成
してもよい）を接触させることにより、シヨツトキーダ
イオードを形成することができ、またＮ−イオンブラン
テーシヨンは通常寄生ＭＯＳトランジスタの閾値電圧を
上げるために使用されているので、特別な工程を付加す
る必要もない。第５図は上記方法を用いて第３図のメモ
リーセルを構成した場合の集積回路断面図であり、点線
の部分がシヨツトキーダイォードＤを構成している。こ
の断面からも分るように、シヨツトキーダイオードＤの
占有面積はＭＯＳトランジスタの占有面積よりもかなり
小さくすることができ（約１５（：！）減）、従つて集
積度を高めることが可能となる。また本回路にあつては
、第１図の場合に比べてリフレツシユ時のゞ１１記憶の
回復レベルが高く、リフレツシユ効果が改善されている
。即ち第１図ではトランジスタＴ２のバツクゲートバイ
アス効果によりノードＮ２のチヤージがノードＮ１に供
給されにくいが、第３図の回路では、上記トランジスタ
Ｔ２のベリにダイオードＤｆｌＣより導通するため、ダ
イオードＤの順電圧Ｆ（Ｐ＋Ｎ＋ダイオードの場合は約
０．６〜０．７Ｖ１シヨツトキーダイオードの場合は約
０．３〜０．４）だけのロスに押えられ、第４図のノー
ドＮ３の波形に示される如く、リフレツシユ時の回復レ
ベルが高くなるものである。第６図は本発明の他の実施
例である。
いＮ一拡散層（勿論イオンインプランテーシヨンで形成
してもよい）を接触させることにより、シヨツトキーダ
イオードを形成することができ、またＮ−イオンブラン
テーシヨンは通常寄生ＭＯＳトランジスタの閾値電圧を
上げるために使用されているので、特別な工程を付加す
る必要もない。第５図は上記方法を用いて第３図のメモ
リーセルを構成した場合の集積回路断面図であり、点線
の部分がシヨツトキーダイォードＤを構成している。こ
の断面からも分るように、シヨツトキーダイオードＤの
占有面積はＭＯＳトランジスタの占有面積よりもかなり
小さくすることができ（約１５（：！）減）、従つて集
積度を高めることが可能となる。また本回路にあつては
、第１図の場合に比べてリフレツシユ時のゞ１１記憶の
回復レベルが高く、リフレツシユ効果が改善されている
。即ち第１図ではトランジスタＴ２のバツクゲートバイ
アス効果によりノードＮ２のチヤージがノードＮ１に供
給されにくいが、第３図の回路では、上記トランジスタ
Ｔ２のベリにダイオードＤｆｌＣより導通するため、ダ
イオードＤの順電圧Ｆ（Ｐ＋Ｎ＋ダイオードの場合は約
０．６〜０．７Ｖ１シヨツトキーダイオードの場合は約
０．３〜０．４）だけのロスに押えられ、第４図のノー
ドＮ３の波形に示される如く、リフレツシユ時の回復レ
ベルが高くなるものである。第６図は本発明の他の実施
例である。
第３図のメモリーセルは、６０″記憶保持のメカニズム
については第１図の場合と同様であるが、第６図ではこ
の点についても改善がなされている。即ち信号ラインＲ
にインバータ１１，１２で位相遅延をもたせた信号ライ
ンＲ′に、トランジスタＴ５のドＶイン端を接続するこ
とにより、容量Ｂ８にリークの正電荷がたまるルートを
なくしている。リフレツシユその他オペレーシヨンの原
理については変りはない。なお上記ラインＲ′の位相を
ラインＲに対して遅らせているのは、。１１レベルにな
つたＲが６０１レベルに戻る際、ノードＮ４の正電荷が
ノードＮ３にダイオードＤを介して移る前１１ＣＲ′
に放電されるのを防ぐためであり、かかる処置をする必
要がない時には、第７図に示す如くトランジスタＴ３の
゛ドレイン端をラインＲに接続すればよい。
については第１図の場合と同様であるが、第６図ではこ
の点についても改善がなされている。即ち信号ラインＲ
にインバータ１１，１２で位相遅延をもたせた信号ライ
ンＲ′に、トランジスタＴ５のドＶイン端を接続するこ
とにより、容量Ｂ８にリークの正電荷がたまるルートを
なくしている。リフレツシユその他オペレーシヨンの原
理については変りはない。なお上記ラインＲ′の位相を
ラインＲに対して遅らせているのは、。１１レベルにな
つたＲが６０１レベルに戻る際、ノードＮ４の正電荷が
ノードＮ３にダイオードＤを介して移る前１１ＣＲ′
に放電されるのを防ぐためであり、かかる処置をする必
要がない時には、第７図に示す如くトランジスタＴ３の
゛ドレイン端をラインＲに接続すればよい。
なお本発明は上記実施例のみに限定されるものではなく
、例えばシヨツトキーダイオードＤを通常のダイオード
としてもよい。
、例えばシヨツトキーダイオードＤを通常のダイオード
としてもよい。
また各ＭＯＳ素子：のチヤネル型をＰチヤネル型とした
構成とすることもできる。以上説明した如く本発明によ
れば、リフレツシユ動作時に必要な素子にダイオードを
用いたので、集積度及びリフレツシユ効果等の面で優れ
た半導体記憶装置が提供できる。
構成とすることもできる。以上説明した如く本発明によ
れば、リフレツシユ動作時に必要な素子にダイオードを
用いたので、集積度及びリフレツシユ効果等の面で優れ
た半導体記憶装置が提供できる。
第１図は従来のＭＯＳメモリーを示す回路図、第２図は
同回路のリフレツシユ動作を示す波形図、第３図は本発
明の一実施例の回路図、第４図は同回路のリフレツシユ
動作を示す波形図、第５図は同回路の集積回路断面図、
第６図、第７図は本発明の他の実施例の回路図である。 Ｔｌ，Ｔ３・・・・・・ＭＯＳトランジスタ、Ｄ・・・
・・・シヨツトキーダイオード、Ｂ１・・・・・スイツ
チング容量、Ｎ３冫Ｎ４・・・・・・ノード、Ｅ・・・
・・・電源ライン、ＤＬ・・・・・・データライン、Ａ
ｒ・・・・・・アドレスライン、Ｒ，、Ｗ・・・・・・
制御信号ライン、１１，１２・・・・・・インバータ。
同回路のリフレツシユ動作を示す波形図、第３図は本発
明の一実施例の回路図、第４図は同回路のリフレツシユ
動作を示す波形図、第５図は同回路の集積回路断面図、
第６図、第７図は本発明の他の実施例の回路図である。 Ｔｌ，Ｔ３・・・・・・ＭＯＳトランジスタ、Ｄ・・・
・・・シヨツトキーダイオード、Ｂ１・・・・・スイツ
チング容量、Ｎ３冫Ｎ４・・・・・・ノード、Ｅ・・・
・・・電源ライン、ＤＬ・・・・・・データライン、Ａ
ｒ・・・・・・アドレスライン、Ｒ，、Ｗ・・・・・・
制御信号ライン、１１，１２・・・・・・インバータ。
Claims (1)
- 【特許請求の範囲】 １ 制御信号ラインと第１のノードとの間にスイッチン
グ容量を設け、前記第１のノードとデータラインとの間
に第１のＭＯＳトランジスタを設け、該トランジスタの
ゲート電極をアドレスラインに電気的に接続し、前記第
１のノードと第２のノードとの間にダイオードを設け、
前記第２のノードと電源電位供給ラインとの間に第２の
ＭＯＳトランジスタを設け、該トランジスタのゲート電
極を前記第１のノードに電気的に接続したことを特徴と
する半導体記憶装置。 ２ ダイオードをショートキーダイオードとしたことを
特徴とする特許請求の範囲１に記載の半導体記憶装置。 ３ 制御信号ラインと第１のノードとの間にスイッチン
グ容量を設け、前記第１のノードとデータラインとの間
に第１のＭＯＳトランジスタを設け、該トランジスタの
ゲート電極をアドレスラインに電気的に接続し、前記第
１のノードと第２のノードとの間にダイオードを設け、
前記第２のノードと前記制御信号ラインとの間に第２の
ＭＯＳトランジスタを設け、該トランジスタのゲート電
極を前記第１のノードに電気的に接続したことを特徴と
する半導体記憶装置。 ４ ダイオードをショットキーダイオードとしたことを
特徴とする特許請求の範囲３に記載の半導体記憶装置。 ５ 第１の制御信号ラインと第１のノードとの間にスイ
ッチング容量を設け、前記第１のノードとデータライン
との間に第１のＭＯＳトランジスタを設け、該トランジ
スタのゲート電極をアドレスラインに電気的に接続し、
前記第１のノードと第２のノードとの間にダイオードを
設け、前記第２のノードと第２の制御信号ラインとの間
に第２のＭＯＳトランジスタを設け、該トランジスタの
ゲート電極を前記第１のノードに電気的に接続し、前記
第１の制御信号ラインと第２の制御信号ラインとの間に
信号遅延手段を設けたことを特徴とする半導体記憶装置
。 ６ ダイオードをショットキーダイオードとしたことを
特徴とする特許請求の範囲５に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53090616A JPS595994B2 (ja) | 1978-07-25 | 1978-07-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53090616A JPS595994B2 (ja) | 1978-07-25 | 1978-07-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5517871A JPS5517871A (en) | 1980-02-07 |
| JPS595994B2 true JPS595994B2 (ja) | 1984-02-08 |
Family
ID=14003412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53090616A Expired JPS595994B2 (ja) | 1978-07-25 | 1978-07-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595994B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874071A (ja) * | 1982-10-08 | 1983-05-04 | Hitachi Ltd | 半導体装置 |
| JPH0386266U (ja) * | 1989-12-21 | 1991-08-30 |
-
1978
- 1978-07-25 JP JP53090616A patent/JPS595994B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5517871A (en) | 1980-02-07 |
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