JPS595995B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS595995B2 JPS595995B2 JP53146896A JP14689678A JPS595995B2 JP S595995 B2 JPS595995 B2 JP S595995B2 JP 53146896 A JP53146896 A JP 53146896A JP 14689678 A JP14689678 A JP 14689678A JP S595995 B2 JPS595995 B2 JP S595995B2
- Authority
- JP
- Japan
- Prior art keywords
- control pulse
- signal
- read
- pulse generation
- signal charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関する。
半導体記憶装置として従来、第１図に示す如く、ドレイ
ン（又はソース）が接地との間に容量１を接続せる信号
線２に、ゲートが接地との間に容量３を接続せる制御線
４に夫々接続されてなるスイッチング用ＭＩＳトランジ
スタ５と、一端がスイッチング用ＭＩＳトランジスタ５
のソース（又はドレイン）に、他端が接地に夫々接続さ
れてなる信号電荷蓄積容量６とよりなる記憶回路７を具
備し、而して制御線４に、夫夫制御線４及び接地に接続
せる対の出力端子Ｂａ及び８ｂを有する制御用パルス発
生回路９よりの制御用パルスφｗが与えられることに基
きスイッチング用ＭＩＳトランジスタ５がオンとなつて
、信号電荷蓄積用容量６に蓄積せる信号電荷が駆動用パ
ルス発生回路１０よりの駆動用パルスφＡにて駆動され
る読出・書込用増幅回路１１にて読出信号として信号線
２を介して読出され、且その読出信号の増幅されてなる
態様を有するこの読出・書込用増幅回路１１より得られ
る書込信号に基き、その書込信号に応じた信号電荷が信
号線２を介して信号電荷蓄積用容量６に蓄積される様に
なされた構成のものが現用されている。
ン（又はソース）が接地との間に容量１を接続せる信号
線２に、ゲートが接地との間に容量３を接続せる制御線
４に夫々接続されてなるスイッチング用ＭＩＳトランジ
スタ５と、一端がスイッチング用ＭＩＳトランジスタ５
のソース（又はドレイン）に、他端が接地に夫々接続さ
れてなる信号電荷蓄積容量６とよりなる記憶回路７を具
備し、而して制御線４に、夫夫制御線４及び接地に接続
せる対の出力端子Ｂａ及び８ｂを有する制御用パルス発
生回路９よりの制御用パルスφｗが与えられることに基
きスイッチング用ＭＩＳトランジスタ５がオンとなつて
、信号電荷蓄積用容量６に蓄積せる信号電荷が駆動用パ
ルス発生回路１０よりの駆動用パルスφＡにて駆動され
る読出・書込用増幅回路１１にて読出信号として信号線
２を介して読出され、且その読出信号の増幅されてなる
態様を有するこの読出・書込用増幅回路１１より得られ
る書込信号に基き、その書込信号に応じた信号電荷が信
号線２を介して信号電荷蓄積用容量６に蓄積される様に
なされた構成のものが現用されている。
所で斯る構成を有する半導体記憶装置の場合、今制御用
パルス発生回路９より得られる制御用パルスφｗの電圧
をＶＷＮスイッチング用ＭＩＳトランジスタ５の閾値電
圧をＶＴとする場合、信号電荷蓄積用容量６の最大充電
電圧（これをとする）は二（Ｖｗ−ＶＴ）で与えられ、
従つて制御用パルスφＷｆ）電圧１ｔを制御用パルス発
生回路９の電源電圧（これを。
パルス発生回路９より得られる制御用パルスφｗの電圧
をＶＷＮスイッチング用ＭＩＳトランジスタ５の閾値電
圧をＶＴとする場合、信号電荷蓄積用容量６の最大充電
電圧（これをとする）は二（Ｖｗ−ＶＴ）で与えられ、
従つて制御用パルスφＷｆ）電圧１ｔを制御用パルス発
生回路９の電源電圧（これを。
とする）としても容量６の最大充電電圧ＶＭはァ＝（Ｖ
Ｏ−ＶＴ）で与えられるものである。この為上述せる半
導体記憶装置の場合信号電荷蓄積用容量６ＩＩＣ蓄積せ
る信号電荷量が（ＶＯ一ＶＴ）に応じた大きさ以下に制
限され、依つて容量６に蓄積せる信号電荷の読出しに誤
りが生じ易いという欠点を有するものであつた。
Ｏ−ＶＴ）で与えられるものである。この為上述せる半
導体記憶装置の場合信号電荷蓄積用容量６ＩＩＣ蓄積せ
る信号電荷量が（ＶＯ一ＶＴ）に応じた大きさ以下に制
限され、依つて容量６に蓄積せる信号電荷の読出しに誤
りが生じ易いという欠点を有するものであつた。
このことは容量６に蓄積せる信号電荷の漏洩が否めない
ことを考えれば周更であると共に、制御用パルス発生回
路９の電源電圧Ｖ。が低い場合は周更である。依つて本
発明は第１図にて上述せる半導体記憶装置を基礎とする
も、上述せる欠点のない新規な半導体記憶装置を提案せ
んとするもので、以下詳述する所より明らかとなるであ
ろう。第２図は本発明の→ｕを示し、第１図との対応部
分には同一符号を附し詳細説明はこれを省略するも、第
１図にて上述する構成に於て制御用パルス発生回路９よ
りの制御用パルスφｗにて匍脚されてその制御用パルス
φｗが得られなくなつて后対の出力端子２１ａ及び２１
ｂ間に補助制御用パルスφＣが得られる様になされた補
助制御用パルス発生源２２が設けられ、一方この補助匍
脚用パルス発生源２２の対の出力端子２１ａ及び２１ｂ
の一方２１ａが容量２３を通じて制御線４に、他方が接
地されていることを除いては第１図の場合と同様の構成
を有する。
ことを考えれば周更であると共に、制御用パルス発生回
路９の電源電圧Ｖ。が低い場合は周更である。依つて本
発明は第１図にて上述せる半導体記憶装置を基礎とする
も、上述せる欠点のない新規な半導体記憶装置を提案せ
んとするもので、以下詳述する所より明らかとなるであ
ろう。第２図は本発明の→ｕを示し、第１図との対応部
分には同一符号を附し詳細説明はこれを省略するも、第
１図にて上述する構成に於て制御用パルス発生回路９よ
りの制御用パルスφｗにて匍脚されてその制御用パルス
φｗが得られなくなつて后対の出力端子２１ａ及び２１
ｂ間に補助制御用パルスφＣが得られる様になされた補
助制御用パルス発生源２２が設けられ、一方この補助匍
脚用パルス発生源２２の対の出力端子２１ａ及び２１ｂ
の一方２１ａが容量２３を通じて制御線４に、他方が接
地されていることを除いては第１図の場合と同様の構成
を有する。
但しこの場合、実際上補。助制御用パルス発生源２２は
、これに制御用パルス発生回路９よりの制御用パルスφ
ｗが遅延回路２４を介して供給されることにより、上述
せる如く補助制御用パルスφＣを制御用パルスφｗが得
られなくなつて后導出する様に構成されているも．−の
である。又補助制御用パルス発生源２２は、制御用パル
ス発生回路９より得られる制御用パルスφｗによつて容
量２３が容量３と同時に充電されるべく、容量２３の制
御線４側とは反対側の端を、出力端子２１ａを介して制
御用パルス源２２内をｔ通り、そして出力端子２１ｂを
通つて接地する様に構成されているものである。以上刃
体発明による半導体記憶装置の一例構成であるが、斯る
構成によれば、それが制御用パルス発生回路９より制御
用パルスφｗが得られる場合、その匍脚用パルスφｗに
よつて容量３及び２３が充電されることによつて、今制
御線４に得られる電圧を。
、これに制御用パルス発生回路９よりの制御用パルスφ
ｗが遅延回路２４を介して供給されることにより、上述
せる如く補助制御用パルスφＣを制御用パルスφｗが得
られなくなつて后導出する様に構成されているも．−の
である。又補助制御用パルス発生源２２は、制御用パル
ス発生回路９より得られる制御用パルスφｗによつて容
量２３が容量３と同時に充電されるべく、容量２３の制
御線４側とは反対側の端を、出力端子２１ａを介して制
御用パルス源２２内をｔ通り、そして出力端子２１ｂを
通つて接地する様に構成されているものである。以上刃
体発明による半導体記憶装置の一例構成であるが、斯る
構成によれば、それが制御用パルス発生回路９より制御
用パルスφｗが得られる場合、その匍脚用パルスφｗに
よつて容量３及び２３が充電されることによつて、今制
御線４に得られる電圧を。
とすれば、その電圧ＶＧが制御用パルスφｗの電圧゛覧
と略々等しい。′−”覧で表わされるものとして得られ
るも、斯る状態より制御用パルスφｗが得られなくなつ
て后補助制御用パルス発生源２２より補助制御用パルス
φＣが得られる場合、その補助制御用パルスφＣによつ
て容量２３及び３が直列関係に充電されることによつて
、今補助制御用パルスφＣ（１）電圧をＶ。容量２３及
び３の容量を夫々Ｃｗ及びＣ。とすれば、制御線４の電
圧。が▼▼Ｗ−！ で表わされるものとして得られ、従つて制御用パルスφ
ｗの電圧゛を制御用パルス発生回路９の電源電圧Ｖ。
と略々等しい。′−”覧で表わされるものとして得られ
るも、斯る状態より制御用パルスφｗが得られなくなつ
て后補助制御用パルス発生源２２より補助制御用パルス
φＣが得られる場合、その補助制御用パルスφＣによつ
て容量２３及び３が直列関係に充電されることによつて
、今補助制御用パルスφＣ（１）電圧をＶ。容量２３及
び３の容量を夫々Ｃｗ及びＣ。とすれば、制御線４の電
圧。が▼▼Ｗ−！ で表わされるものとして得られ、従つて制御用パルスφ
ｗの電圧゛を制御用パルス発生回路９の電源電圧Ｖ。
とし、又補助制御用パルス発生回路２２の電源電圧を制
御用パルス発生回路９のそれと等しい。とすることによ
つて補助制御用パルスφＣの電圧Ｖ。をＶＤとすれば、
で表わされるものとして得られるものである。
御用パルス発生回路９のそれと等しい。とすることによ
つて補助制御用パルスφＣの電圧Ｖ。をＶＤとすれば、
で表わされるものとして得られるものである。
従つて第２図にて上述せる本発明による半導体記憶装置
によれば、第１図にて上述せる場合と同様に、制御線４
に制御用パルス発生回路９より制御用パルスφｗが与え
られることに基き記憶回路７のスイツチング用トランジ
スタ５がオンとなつて、信号電荷蓄積用容量６に蓄積せ
る信号雷荷が駆動用パルス発生回路１０よりの駆動用パ
ルスφＣにて駆動される読出・書込用増巾回路１１ＶＣ
て読出信号として信号線２を介して読出され、且その読
出信号の増巾されてなる態様を有するこの読出・書込用
増巾回路１１より得られる書込信号に基き、書込信号に
応じた信号電荷が信号線２を介して信号電荷蓄積用容量
６に蓄積されること明らかであるが、この場合の信号電
荷蓄積用容量６の最大充電市圧は、制御用パルス電圧φ
ｗ及びφＣの電圧゛覧及びＶ。
によれば、第１図にて上述せる場合と同様に、制御線４
に制御用パルス発生回路９より制御用パルスφｗが与え
られることに基き記憶回路７のスイツチング用トランジ
スタ５がオンとなつて、信号電荷蓄積用容量６に蓄積せ
る信号雷荷が駆動用パルス発生回路１０よりの駆動用パ
ルスφＣにて駆動される読出・書込用増巾回路１１ＶＣ
て読出信号として信号線２を介して読出され、且その読
出信号の増巾されてなる態様を有するこの読出・書込用
増巾回路１１より得られる書込信号に基き、書込信号に
応じた信号電荷が信号線２を介して信号電荷蓄積用容量
６に蓄積されること明らかであるが、この場合の信号電
荷蓄積用容量６の最大充電市圧は、制御用パルス電圧φ
ｗ及びφＣの電圧゛覧及びＶ。
を夫々ＶＯとするものとすれば、この為上述せる本発明
による半導体記憶装置の場合、信号電荷蓄積用容量６に
蓄積せる信号電荷量が（３）式のに応じた大いさ以下に
制限されるとしても、その最大制限量は第１図にて上述
せる従来の場合に比し、ＶＯ・−ニＬ−に応じた分大ｒ
±ｒとなり、依つて第１図の場合の如くに容量６に
蓄積せる信号電荷の読出しに誤りが生じ易いということ
を有効に回避し得ることとなる大なる特徴を有するもの
である。
による半導体記憶装置の場合、信号電荷蓄積用容量６に
蓄積せる信号電荷量が（３）式のに応じた大いさ以下に
制限されるとしても、その最大制限量は第１図にて上述
せる従来の場合に比し、ＶＯ・−ニＬ−に応じた分大ｒ
±ｒとなり、依つて第１図の場合の如くに容量６に
蓄積せる信号電荷の読出しに誤りが生じ易いということ
を有効に回避し得ることとなる大なる特徴を有するもの
である。
周上述に於ては本発明の一例を示したに留まり、本発明
の精神を脱することなしに種々の変型変更をなし得るで
あろう。
の精神を脱することなしに種々の変型変更をなし得るで
あろう。
第１図は本発明の基礎となる従来の半導体記憶装置を示
す接続図、第２図は本発明による半導体記憶装置の一例
を示す接続図である。 図中１，３および２３は容量、２は信号線、４は制御線
、５はスイツチング用ＭＩＳトランジスタ、６は信号電
荷蓄積用容量、７は記憶回路、９は制御用パルス発生回
路、１０は駆動用パルス発生回路、１１は読出・書込用
増巾回路、２１ａ及び２１ｂは出力端子、２２は補助制
御用パルス発生源、２４は遅延回路を夫々示す。
す接続図、第２図は本発明による半導体記憶装置の一例
を示す接続図である。 図中１，３および２３は容量、２は信号線、４は制御線
、５はスイツチング用ＭＩＳトランジスタ、６は信号電
荷蓄積用容量、７は記憶回路、９は制御用パルス発生回
路、１０は駆動用パルス発生回路、１１は読出・書込用
増巾回路、２１ａ及び２１ｂは出力端子、２２は補助制
御用パルス発生源、２４は遅延回路を夫々示す。
Claims (1)
- １ ドレイン（又はソース）が接地との間に第１の容量
を接続せる信号線に、ゲートが接地との間に第２の容量
を接続せる制御線に夫々接続されてなるスイッチング用
ＭＩＳトランジスタと、一端が上記スイッチング用ＭＩ
Ｓトランジスタのソース（又はドレイン）に、他端が接
地に夫夫接続されてなる信号電荷蓄積用容量とよりなる
記憶回路を具備し、上記制御線に制御用パルス発生回路
よりの制御用パルスが与えられることに基き上記スイッ
チング用ＭＩＳトランジスタがオンとなつて、上記信号
電荷蓄積用容量に蓄積せる信号電荷が駆動用パルス発生
回路よりの駆動用パルスにて駆動される読出・書込用増
幅回路にて読出信号として上記信号線を介して読出され
、且該読出信号の増幅されてなる態様を有する当該読出
・書込用増幅回路より得られる書込信号に基き、当該書
込信号に応じた信号電荷が上記信号線を介して上記信号
電荷蓄積用容量に蓄積される様になされた半導体記憶装
置に於て、上記制御用パルス発生回路よりの制御用パル
スにて制御されて当該制御用パルスが得られなくなつて
后対の出力端子間に補助制御用パルスが得られる様にな
された補助制御用パルス発生源が設けられ、該補助制御
用パルス発生源の対の出力端子の一方が第３の容量を通
じて上記制御線に、他方が接地されて上記制御線に上記
制御用パルスが得られなくなつて后当該制御用パルスの
電圧より大なる電圧が得られる様になされた事を特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53146896A JPS595995B2 (ja) | 1978-11-28 | 1978-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53146896A JPS595995B2 (ja) | 1978-11-28 | 1978-11-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5573987A JPS5573987A (en) | 1980-06-04 |
| JPS595995B2 true JPS595995B2 (ja) | 1984-02-08 |
Family
ID=15418017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53146896A Expired JPS595995B2 (ja) | 1978-11-28 | 1978-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595995B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146698U (ja) * | 1987-03-17 | 1988-09-27 | ||
| JPH0258495U (ja) * | 1988-10-24 | 1990-04-26 |
-
1978
- 1978-11-28 JP JP53146896A patent/JPS595995B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146698U (ja) * | 1987-03-17 | 1988-09-27 | ||
| JPH0258495U (ja) * | 1988-10-24 | 1990-04-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5573987A (en) | 1980-06-04 |
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