JPS5960632A - メモリ・ダンプ方式 - Google Patents
メモリ・ダンプ方式Info
- Publication number
- JPS5960632A JPS5960632A JP57172122A JP17212282A JPS5960632A JP S5960632 A JPS5960632 A JP S5960632A JP 57172122 A JP57172122 A JP 57172122A JP 17212282 A JP17212282 A JP 17212282A JP S5960632 A JPS5960632 A JP S5960632A
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- Japan
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- program
- error
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Computer And Data Communications (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、通信制御処理装置のメモリ・ダンプ方式、特
にダンプする主記憶部の内容を破壊することなくダンプ
できるようにしたメモリ・ダンプ方式に関するものであ
る。
にダンプする主記憶部の内容を破壊することなくダンプ
できるようにしたメモリ・ダンプ方式に関するものであ
る。
第１図は従来のデータ通信システムの概要を示す図、第
２図は従来のメモリ・ダンプを説明する図である。第１
図において、１は中央処理装置、２はチャネル、３は通
信制御処理装置、４はチャネル・アダプタ、５は通信制
御処理装置の主記憶部、６は回線接続装置、７は磁気デ
ィスク装置、８はプリンタ装置、９はキー・ボード、１
ｏと１１はモデム、１２は端末をそれぞれ示している。
２図は従来のメモリ・ダンプを説明する図である。第１
図において、１は中央処理装置、２はチャネル、３は通
信制御処理装置、４はチャネル・アダプタ、５は通信制
御処理装置の主記憶部、６は回線接続装置、７は磁気デ
ィスク装置、８はプリンタ装置、９はキー・ボード、１
ｏと１１はモデム、１２は端末をそれぞれ示している。
中央処理装置１は、磁気ディスク装置７、プリンタ装置
８、キー・ボード９などの周辺装置を有している。通信
制御処理装置３は、チャネル・アダプタ４、主記憶部５
、回Ｉｖｉ！接続装置６などを有している。中央処理装
置ｔｌのチャネル２／′ｉ、通信制御処理装置３のチャ
ネル・アダプタ４と接続されている。通信制御処理装置
３の回線接続装置６はモデム１０および回線を介して端
末１２に接続されている。
８、キー・ボード９などの周辺装置を有している。通信
制御処理装置３は、チャネル・アダプタ４、主記憶部５
、回Ｉｖｉ！接続装置６などを有している。中央処理装
置ｔｌのチャネル２／′ｉ、通信制御処理装置３のチャ
ネル・アダプタ４と接続されている。通信制御処理装置
３の回線接続装置６はモデム１０および回線を介して端
末１２に接続されている。
通信制御処理装置３にエラーが発生すると、エラー発生
が中央処理装置１に通知される。中央処理装置１のオペ
レータは、エラーの発生したことを知ると、必要に応じ
てキー・ボード９からダンプ・コマンドを投入する。ダ
ンプ・コマンドは、中央処理装置１から通信制御処理装
置３に送られる・ダンプ・コマンドを受取ると、通信制
御処理装置３は、主記憶部５の全内接な中央処理装置１
へ送る。中央処理装置１は、ダンプ・データをいったん
磁気ティスフ装置７に格納し、しかる後に磁気ティスフ
装置７ＶＣ格納されたダンプ・データをプリンタ装置８
でプリント・アウトする。
が中央処理装置１に通知される。中央処理装置１のオペ
レータは、エラーの発生したことを知ると、必要に応じ
てキー・ボード９からダンプ・コマンドを投入する。ダ
ンプ・コマンドは、中央処理装置１から通信制御処理装
置３に送られる・ダンプ・コマンドを受取ると、通信制
御処理装置３は、主記憶部５の全内接な中央処理装置１
へ送る。中央処理装置１は、ダンプ・データをいったん
磁気ティスフ装置７に格納し、しかる後に磁気ティスフ
装置７ＶＣ格納されたダンプ・データをプリンタ装置８
でプリント・アウトする。
第２図は従来σ）メモリ・ダンプ方式を説明するもので
ある。従来技術では、主記憶部５をダンプしようと７ｈ
とき、ダンプな制御するプログラムが主記憶部５の一部
、例えば′４５０番地ないし第１００番地にロードされ
、主記憶部５の一部を破壊する。
ある。従来技術では、主記憶部５をダンプしようと７ｈ
とき、ダンプな制御するプログラムが主記憶部５の一部
、例えば′４５０番地ないし第１００番地にロードされ
、主記憶部５の一部を破壊する。
そのため、ダンプ・データが不完全になり、エラー解析
時に情報が不足して原因究明に時間がか＼ってし寸う。
時に情報が不足して原因究明に時間がか＼ってし寸う。
本発明は、王制の考察に基づくものであって。
ダンプを制御するプログラムによって主配憶部の一部が
破壊されることを防止し、主記憶部の内容を完全な形で
ダンプできるようにしたメモリ・ダンプ方式を提供する
ことを目的としている。
破壊されることを防止し、主記憶部の内容を完全な形で
ダンプできるようにしたメモリ・ダンプ方式を提供する
ことを目的としている。
そしてそのため、本発明のメモリ・ダンプ方式は、通信
制御処理装置において、制御プログラムおよび該制御プ
ログラムによって制御される領域をもつ主記憶部、並び
にエラー処理プログラムおよび上記主記憶部のダンプを
制御するダンプ・プログラムをもつ補助記憶部を具備し
、通信制御処理装置の動作にエラーを検出した場合又は
上記補助記憶部に分岐する場合に、上記補助記憶部の番
地に分岐することにより、上記主記憶部の制御プログラ
ムの制御から離れ且つ上記主記憶部への書込みを禁止し
、上記補助Ｆ憶部にあるエラー処理プログラムによって
エラー処理を行い、ダンプ・コマンドの指示により上記
補助記憶部にあるダンプ・プログラムが上記主ｆｔｒ！
憶部の内容をダンプすることを特徴とするものである。
制御処理装置において、制御プログラムおよび該制御プ
ログラムによって制御される領域をもつ主記憶部、並び
にエラー処理プログラムおよび上記主記憶部のダンプを
制御するダンプ・プログラムをもつ補助記憶部を具備し
、通信制御処理装置の動作にエラーを検出した場合又は
上記補助記憶部に分岐する場合に、上記補助記憶部の番
地に分岐することにより、上記主記憶部の制御プログラ
ムの制御から離れ且つ上記主記憶部への書込みを禁止し
、上記補助Ｆ憶部にあるエラー処理プログラムによって
エラー処理を行い、ダンプ・コマンドの指示により上記
補助記憶部にあるダンプ・プログラムが上記主ｆｔｒ！
憶部の内容をダンプすることを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第３図は本発明の通信制御処理装置の要部の１実施例の
ブロック図である。第２図において、２１は王ｉＥＦ憶
部、２２は補助記憶部、２３と２４は書込み制御回路、
２５は演算回路、２６はダンプ・データ送出回路、２７
は命令レジスタ、２８は命令アドレス・レジスタ％Ｇ１
ないしＧ６はケートをそれぞれ示している。主記憶部２
１には１通信制御処理装置を制御する制御プログラムが
格納されてい乙、補助記憶部２２には、主記憶部２１の
ダンプな制御するダンプ・プログラムやエラー処坤プロ
グラムなどが格納されている・曹込み制御回路２３は、
主記憶部２１へのデータの曹込みを制御する。書込み制
御回路２４は、補助配憶部２２に対するものである。演
算回路２５は、命令レジスタ２７にセットされている命
令を解読してその命令な実行する。命令が補助記憶部２
２へ分岐する命令である場合又はエラーを検出した場合
には、命令の読出しを補助記憶部２２がら行わせるため
に命令アドレス・レジスタ２８のルートラ切替え、これ
と同時に主記憶部２１へのデータの書込みを禁止する。
ブロック図である。第２図において、２１は王ｉＥＦ憶
部、２２は補助記憶部、２３と２４は書込み制御回路、
２５は演算回路、２６はダンプ・データ送出回路、２７
は命令レジスタ、２８は命令アドレス・レジスタ％Ｇ１
ないしＧ６はケートをそれぞれ示している。主記憶部２
１には１通信制御処理装置を制御する制御プログラムが
格納されてい乙、補助記憶部２２には、主記憶部２１の
ダンプな制御するダンプ・プログラムやエラー処坤プロ
グラムなどが格納されている・曹込み制御回路２３は、
主記憶部２１へのデータの曹込みを制御する。書込み制
御回路２４は、補助配憶部２２に対するものである。演
算回路２５は、命令レジスタ２７にセットされている命
令を解読してその命令な実行する。命令が補助記憶部２
２へ分岐する命令である場合又はエラーを検出した場合
には、命令の読出しを補助記憶部２２がら行わせるため
に命令アドレス・レジスタ２８のルートラ切替え、これ
と同時に主記憶部２１へのデータの書込みを禁止する。
命令レジスタ２７には、主記憶部２１又は補助言ｅ憶部
２２から読出された命令がセットされる。命令アドレス
・レジスタ２８ ＆＋ｃハ、主記憶部２１又は補助記憶
部２２のアドレスがセットされる。
２２から読出された命令がセットされる。命令アドレス
・レジスタ２８ ＆＋ｃハ、主記憶部２１又は補助記憶
部２２のアドレスがセットされる。
次に第３図の実施例の動作について説明する。
通常はゲート（）１ないしＧ５がオンし、ゲートＧ２な
いしＧ６がオフされており、主記憶部２１０制御プログ
ラムが実行される。主記憶部２１には、中央処理装置か
ら送られて来る送信データを一時的に格納する送信バッ
ファや受信データを格納する受信バッファ、作業領域な
ども設けられている。
いしＧ６がオフされており、主記憶部２１０制御プログ
ラムが実行される。主記憶部２１には、中央処理装置か
ら送られて来る送信データを一時的に格納する送信バッ
ファや受信データを格納する受信バッファ、作業領域な
ども設けられている。
主記憶部２１から読出された命令はゲー）Ｇ３を介して
命令レジ３夕２７にセットされる。演算回路２５は、命
令レジスタ２７の命令を解読して命令を実行する。演算
回路２５の送出した命令アドレスは命令アドレス・レジ
スタ２８にセ・ソトされる。命令アドレス・レジスタ２
８の命令アドレスはゲー）Ｇ５を介してアドレス・レジ
スタ２９に、３らｔする。アドレス・レジスタ２９は、
王記憶部補助ｈ１憶部２２へ分岐すべきことを指示する
命令又はエラー発生を検出した場合には、ゲートＧ１な
いしＧ５Ｙオフ圧し、ゲー）Ｇ２ないしＧ６をオンにす
る。補助記憶部２２には、主記憶部２１のダンプを制御
するプログラムやエラー処理プログラムなどが格納され
ている。エラーか発生すると、補助記憶部２２のエラー
処理プログラムが実行され、通信制御処理装置のノ・−
ドウエアのリセットが行われ、しかる汝にダンプ・デー
タ送出回路２６やインタフェース制御部などｔ介して中
央処理装置に対してエラー発生が通知される。エラー発
生が通知されると、中央処理装置のオペレータはダンプ
・コマンドを投入する。このダンプ・コマンドは、中央
処理装置から通信制御処理装置へ送うれる。ダンプ・コ
マンドはインタフェース制御部、ゲー）Ｇ２および書込
み制御回路２４を経由して補助８ｉ：ｌ憶部２２に格納
される。ダンプ・コマンドが補助記憶部２２から読出さ
れると、主記憶部２１をダンプするためのダンプ・プロ
グラムの実行が開始される。ダンプ・プログラムの実）
行によって、主記憶部２１の内容が読出され読出しデー
タはゲー）Ｇ３、命令レジスタ２７、ダンプ・データ送
出回路２６およびインタフェース匍制御部を介して中央
処理装置に送られる。主記憶部２１のデータをメモリ・
ダンプ送出回路２６ヘセツトする場合には、ゲー）Ｇ３
が開かれることは言う壕でもない。
命令レジ３夕２７にセットされる。演算回路２５は、命
令レジスタ２７の命令を解読して命令を実行する。演算
回路２５の送出した命令アドレスは命令アドレス・レジ
スタ２８にセ・ソトされる。命令アドレス・レジスタ２
８の命令アドレスはゲー）Ｇ５を介してアドレス・レジ
スタ２９に、３らｔする。アドレス・レジスタ２９は、
王記憶部補助ｈ１憶部２２へ分岐すべきことを指示する
命令又はエラー発生を検出した場合には、ゲートＧ１な
いしＧ５Ｙオフ圧し、ゲー）Ｇ２ないしＧ６をオンにす
る。補助記憶部２２には、主記憶部２１のダンプを制御
するプログラムやエラー処理プログラムなどが格納され
ている。エラーか発生すると、補助記憶部２２のエラー
処理プログラムが実行され、通信制御処理装置のノ・−
ドウエアのリセットが行われ、しかる汝にダンプ・デー
タ送出回路２６やインタフェース制御部などｔ介して中
央処理装置に対してエラー発生が通知される。エラー発
生が通知されると、中央処理装置のオペレータはダンプ
・コマンドを投入する。このダンプ・コマンドは、中央
処理装置から通信制御処理装置へ送うれる。ダンプ・コ
マンドはインタフェース制御部、ゲー）Ｇ２および書込
み制御回路２４を経由して補助８ｉ：ｌ憶部２２に格納
される。ダンプ・コマンドが補助記憶部２２から読出さ
れると、主記憶部２１をダンプするためのダンプ・プロ
グラムの実行が開始される。ダンプ・プログラムの実）
行によって、主記憶部２１の内容が読出され読出しデー
タはゲー）Ｇ３、命令レジスタ２７、ダンプ・データ送
出回路２６およびインタフェース匍制御部を介して中央
処理装置に送られる。主記憶部２１のデータをメモリ・
ダンプ送出回路２６ヘセツトする場合には、ゲー）Ｇ３
が開かれることは言う壕でもない。
以」二の説明から明らかなように、本発明によれば、通
信制御処理装置の主記憶部の同番を完全な形でダンプす
ることが出来る。
信制御処理装置の主記憶部の同番を完全な形でダンプす
ることが出来る。
第１図は従来のデータ通信システムの概要を示す図、第
２図は従来のメモリ・ダンプを説明する図１．第３図は
本発明の通信制御装置の要部の１実施例のブロック図で
ある。 ２１・・・主配憶部、２２・・・補助記憶部、２３と２
４・・・書込み制御回路、２５・・・演算回路、２６・
・・夕゛ンプ・データ送出回路、２７・・・命令レジス
タ、２８・・・命令アドレス・レジスタ、ＧｌないしＧ
６・・・ゲート。 特許出願人 富士通株式会社 代狸人弁理士 京 谷 四 部
２図は従来のメモリ・ダンプを説明する図１．第３図は
本発明の通信制御装置の要部の１実施例のブロック図で
ある。 ２１・・・主配憶部、２２・・・補助記憶部、２３と２
４・・・書込み制御回路、２５・・・演算回路、２６・
・・夕゛ンプ・データ送出回路、２７・・・命令レジス
タ、２８・・・命令アドレス・レジスタ、ＧｌないしＧ
６・・・ゲート。 特許出願人 富士通株式会社 代狸人弁理士 京 谷 四 部
Claims (1)
- 通信制御処理装置において、制御プログラムおよび該制
御プログラムによって制御される領域をもつ主配憶部、
並びにエラー処理プログラムおよび上記主記憶部のダン
プを制御するダンプ・プログラムをもつ補助記憶部を具
備し、通信制御処理装置の動作中にエラーを検出した場
合又は上記補助記憶部に分岐する場合に、上記補助記憶
部の番地に分岐することにより、上記主記憶部９制御プ
ログラムの制御から離れ且つ上記主記憶部への書込みを
禁止し、上記補助記憶部にあるエラー処坤プログラムに
よってエラー処理を行い、ダンプ・コマンドの指示によ
り上記補助記憶部にあるダンプ・プログラムが上記主記
憶部の内容をダンプすることを特徴とするメモリ・ダン
プ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172122A JPS5960632A (ja) | 1982-09-30 | 1982-09-30 | メモリ・ダンプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172122A JPS5960632A (ja) | 1982-09-30 | 1982-09-30 | メモリ・ダンプ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5960632A true JPS5960632A (ja) | 1984-04-06 |
Family
ID=15935958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172122A Pending JPS5960632A (ja) | 1982-09-30 | 1982-09-30 | メモリ・ダンプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960632A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153667A (ja) * | 1986-12-16 | 1988-06-27 | Fujitsu Ltd | 通帳プリンタの回線バツクアツプシステム |
| JPH02139650A (ja) * | 1988-11-19 | 1990-05-29 | Fujitsu Ltd | 部分ダンプ方式 |
-
1982
- 1982-09-30 JP JP57172122A patent/JPS5960632A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153667A (ja) * | 1986-12-16 | 1988-06-27 | Fujitsu Ltd | 通帳プリンタの回線バツクアツプシステム |
| JPH02139650A (ja) * | 1988-11-19 | 1990-05-29 | Fujitsu Ltd | 部分ダンプ方式 |
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