JPS5961164A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPS5961164A JPS5961164A JP57171874A JP17187482A JPS5961164A JP S5961164 A JPS5961164 A JP S5961164A JP 57171874 A JP57171874 A JP 57171874A JP 17187482 A JP17187482 A JP 17187482A JP S5961164 A JPS5961164 A JP S5961164A
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- JP
- Japan
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- source
- layer
- contact
- substrate
- mos transistor
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は微細素子を用いたＣＭＯＳ集積回路装Ｕ。
に関する。
集積回路の微細化、高集積化が進展するとともに、最も
大きな問題になって来たのが、熱放散の問題である。多
数の電気的素子（トランジスタなど）をシリコン小片の
表面に集精するため各々の素子が消費するエネルギーは
シリコン小片の表面の単位面積あたり大きな値になる。
大きな問題になって来たのが、熱放散の問題である。多
数の電気的素子（トランジスタなど）をシリコン小片の
表面に集精するため各々の素子が消費するエネルギーは
シリコン小片の表面の単位面積あたり大きな値になる。
−その消費エネルギーは熱となり放散しなければならな
いものであるが、熱伝導体はシリコン（半導体）と限定
されているため限シが有シ、この熱放散の問題が高集積
化の限界となりかねない。
いものであるが、熱伝導体はシリコン（半導体）と限定
されているため限シが有シ、この熱放散の問題が高集積
化の限界となりかねない。
この対策としてよく知られているように、電源電圧の低
下、また回路上の問題としてＣＭｏ８の採用が有力な手
段と考えられている。しかし現実の集積回路の製造上ば
らつきの問題、集積回路の外部・内部からの雑音の問題
などから、電源電圧を極端に下げることは出来ない。従
って電界強度は微細化の進展とともに強くなり、電気的
素子の中で種々の強電界問題をひきおこしている。
下、また回路上の問題としてＣＭｏ８の採用が有力な手
段と考えられている。しかし現実の集積回路の製造上ば
らつきの問題、集積回路の外部・内部からの雑音の問題
などから、電源電圧を極端に下げることは出来ない。従
って電界強度は微細化の進展とともに強くなり、電気的
素子の中で種々の強電界問題をひきおこしている。
ＣＭＯ８回路は、消費電力の低下のためには理想的な回
路構成である。しかしｐチャネルトランジスタとれチャ
ネルトランジスタが近接して配置されるため、その間の
寄生素子も加わって帰還回路が構成され、いわゆるラッ
チアップ現象が発生する。このラッチアップ現象は、微
細化の進展とともに、ますます大きな問題となって来て
いる。
路構成である。しかしｐチャネルトランジスタとれチャ
ネルトランジスタが近接して配置されるため、その間の
寄生素子も加わって帰還回路が構成され、いわゆるラッ
チアップ現象が発生する。このラッチアップ現象は、微
細化の進展とともに、ますます大きな問題となって来て
いる。
ラッチアップ現象は、従来１２勺などの集積回路中の周
辺部に発生する問題とされ、外部から入るノイズに対す
る耐性の問題とされて来た。
辺部に発生する問題とされ、外部から入るノイズに対す
る耐性の問題とされて来た。
１
しかし前述したように、微細化とともに集積回路の内部
に種々の強電界効果が発生し、集積回路自身がノイズを
発生するようになり、それがトリガ゛−となってラッチ
アップ現象が集積回路の内部でも発生するようになって
来た。
に種々の強電界効果が発生し、集積回路自身がノイズを
発生するようになり、それがトリガ゛−となってラッチ
アップ現象が集積回路の内部でも発生するようになって
来た。
例えばｎチャネルトランジスタを例にとって説明する。
素子の微細化とともに一般的に電圧は下げるが、電界（
−′電圧／チャネル長）は高くなる傾向に有る。このた
め微細素子ではドレイン近傍で電界が強く、アバランシ
−発生に至らなくてもキャリアの増倍現象があられれる
。ソースから注入された電子はドレイン近傍で電子、正
孔対を発生する。発生した電子は、そのほと□んどがド
レインに流出するが、正孔は基板側に流れ出し、例えば
、シリコン小片の裏面に設けられた電極に取り出される
。このとき基板の比抵抗が高いと、正孔電流による電圧
降下が高くなる。すなわちこの電圧降下のため、チャネ
ル部のすぐ下の基板部分は正電位となυ、トランジスタ
に正の基板電圧を印加した基板バイアス効果が発生し、
ドレイン電流を更に増加させる。
−′電圧／チャネル長）は高くなる傾向に有る。このた
め微細素子ではドレイン近傍で電界が強く、アバランシ
−発生に至らなくてもキャリアの増倍現象があられれる
。ソースから注入された電子はドレイン近傍で電子、正
孔対を発生する。発生した電子は、そのほと□んどがド
レインに流出するが、正孔は基板側に流れ出し、例えば
、シリコン小片の裏面に設けられた電極に取り出される
。このとき基板の比抵抗が高いと、正孔電流による電圧
降下が高くなる。すなわちこの電圧降下のため、チャネ
ル部のすぐ下の基板部分は正電位となυ、トランジスタ
に正の基板電圧を印加した基板バイアス効果が発生し、
ドレイン電流を更に増加させる。
この増加したドレイン電流は、さらに増倍して正孔電流
を増やすことになる。この現象はドレイン近傍の電界が
強くなると１すます顕著にあられれる。したがって、チ
ャネル長が長いトランジスタに比べ、チャネル長が短い
トランジスタでドレイン耐圧が低くなる現象となってあ
られれる。特に実効チャネル長２μｍ以下になるとこの
強電界効果が顕著になる。
を増やすことになる。この現象はドレイン近傍の電界が
強くなると１すます顕著にあられれる。したがって、チ
ャネル長が長いトランジスタに比べ、チャネル長が短い
トランジスタでドレイン耐圧が低くなる現象となってあ
られれる。特に実効チャネル長２μｍ以下になるとこの
強電界効果が顕著になる。
この現象がＣＭＯ８回路で発生するとラッチアゾ現象に
至ることを説明する。第１図にＣＭＯＳル２中にｎチャ
ネルＭＯ８）う／シスタ、Ｐつニル２の外にｐチャネル
ＭＯ８）ランシスタを形りした例である。この場合、Ｐ
ウェル２中のｎ＋層（ソース）３をエミッタ、Ｐウェル
２をベース、ｎ型基板１をコレクタとする、縦形のｎｐ
トランジスタ（ＴＲ２）が寄生する。また、ｐ’ヤネル
ＭＯＳトランノスタのｐ＋層（ソース）４エミツタ、ｎ
形基板１をベース、Ｐウェル２コレクタとする横形のｐ
ｎｐ ）ランシスタ（ＴＲが寄生する。この間に、ｎ形
基板１内の抵抗（Ｒ＋ ）、Ｐウェル２内の抵抗（Ｒ３
）、ｐ、ｎ層３，４の縦方向抵抗（Ｒ２＋ Ｒ４）が分
布し、と価回路として第２図に示すものが構成されると
になる。この回路でラッチアップは槙々の・乱の入り方
で発生するがその１つを４分、明する例えば第２図に示
すように、ノードＡに外部喝ッ 乱Ｉｇが入った場合
を考える。最初はこの電流は抵抗Ｒ３を流れ電圧降下１
ｇＲｇを発生する。こｉｔがｎｐｎ ）ランシスタ（Ｔ
Ｒ２）のベース・エミッタの接触電位差をこえるとｎ
ｐｎ ） ’９ンジスタＴＲ２仁 が導通状態に入る
。このためコレクタ電流７５玉抵父 抗Ｒ１を通して
流れる。このＲ１における電圧降下が大きくなると、次
にｐｎｐ ）ラン・シスター （ＴＲＹ）が導通状
態に入る。このｐｎｐ トランジスタＴＲ，のコレクタ
電流はＲ３を流れ、その電ヂ 圧降下はｎｐｎ ）ラ
ンシスタＴＲ２を導−出状態にすと る方向に働き
、両トランジスタ７５量共に導′Ｊ亀状態を とな
る安定状態、すなわちＶＤＯ〜ＶＳＳ間に大きな１）
電流が流れるラッテアップ状態に至る。
至ることを説明する。第１図にＣＭＯＳル２中にｎチャ
ネルＭＯ８）う／シスタ、Ｐつニル２の外にｐチャネル
ＭＯ８）ランシスタを形りした例である。この場合、Ｐ
ウェル２中のｎ＋層（ソース）３をエミッタ、Ｐウェル
２をベース、ｎ型基板１をコレクタとする、縦形のｎｐ
トランジスタ（ＴＲ２）が寄生する。また、ｐ’ヤネル
ＭＯＳトランノスタのｐ＋層（ソース）４エミツタ、ｎ
形基板１をベース、Ｐウェル２コレクタとする横形のｐ
ｎｐ ）ランシスタ（ＴＲが寄生する。この間に、ｎ形
基板１内の抵抗（Ｒ＋ ）、Ｐウェル２内の抵抗（Ｒ３
）、ｐ、ｎ層３，４の縦方向抵抗（Ｒ２＋ Ｒ４）が分
布し、と価回路として第２図に示すものが構成されると
になる。この回路でラッチアップは槙々の・乱の入り方
で発生するがその１つを４分、明する例えば第２図に示
すように、ノードＡに外部喝ッ 乱Ｉｇが入った場合
を考える。最初はこの電流は抵抗Ｒ３を流れ電圧降下１
ｇＲｇを発生する。こｉｔがｎｐｎ ）ランシスタ（Ｔ
Ｒ２）のベース・エミッタの接触電位差をこえるとｎ
ｐｎ ） ’９ンジスタＴＲ２仁 が導通状態に入る
。このためコレクタ電流７５玉抵父 抗Ｒ１を通して
流れる。このＲ１における電圧降下が大きくなると、次
にｐｎｐ ）ラン・シスター （ＴＲＹ）が導通状
態に入る。このｐｎｐ トランジスタＴＲ，のコレクタ
電流はＲ３を流れ、その電ヂ 圧降下はｎｐｎ ）ラ
ンシスタＴＲ２を導−出状態にすと る方向に働き
、両トランジスタ７５量共に導′Ｊ亀状態を とな
る安定状態、すなわちＶＤＯ〜ＶＳＳ間に大きな１）
電流が流れるラッテアップ状態に至る。
このようなラッチアップに至る粂件としては、回路ノク
ラメータからくるものとして、等 こ タト が必要であることはよく知られている。
ラメータからくるものとして、等 こ タト が必要であることはよく知られている。
微細化の進んだ現状のレベルでは、はとんどの場合上の
条件が成立し、ラッチアップの危険性をはらんでいる。
条件が成立し、ラッチアップの危険性をはらんでいる。
ラッチアップが発生するためにはもう１つの条件、例え
ば第２図のノードＡへの外乱の条件として ＶＦ ： ）ランジスタが導通状態となるペースエミッ
タ間の電圧差 が必要であることは回路方程式を解くことにより判明す
る。
ば第２図のノードＡへの外乱の条件として ＶＦ ： ）ランジスタが導通状態となるペースエミッ
タ間の電圧差 が必要であることは回路方程式を解くことにより判明す
る。
多くの場合
Ｒ１＞ Ｒ４ｒ Ｆｔ３＞ Ｒ４＋α２夕１であるため
、ＶＦ 上式は ’ｇ ＞ ｎ、 となる。すなわち、Ｐウェ
ル領域の抵抗Ｒ３を流れる電流ｒｇによる電圧降下（Ｒ
ｓｌｇ）が、ｎｐｎ トランジスタ（ＴＲ２）のペース
・エミッタ間の接触電位差（ＶＦ ）を越えて、トラン
ジスタＴＲ２が導通状態に入る条件である。
、ＶＦ 上式は ’ｇ ＞ ｎ、 となる。すなわち、Ｐウェ
ル領域の抵抗Ｒ３を流れる電流ｒｇによる電圧降下（Ｒ
ｓｌｇ）が、ｎｐｎ トランジスタ（ＴＲ２）のペース
・エミッタ間の接触電位差（ＶＦ ）を越えて、トラン
ジスタＴＲ２が導通状態に入る条件である。
第１図に示すように、Ｐウェル構造を用いた例では）ｎ
チャネルトランジスタの電子による増倍現象はあられれ
やすく、前述したようにＰウェル領域に正孔電流が流れ
出す。この正孔電流は抵抗Ｒ３を通ってＰウェルの外部
の取り出し口（ｐ＋）にとり出される。この間の距離が
長いと抵抗Ｒ３の値が大きくなり、ラッチア、ツブエル
２中のｎチャネルＭＯＳトラ／ノスタが、第３図（平面
図）、第４図（断面図）に示すようなチャネル幅が大き
いものでは、Ｐウェル２を左から右に見た抵抗Ｒ３は数
１０にΩにもなる。
チャネルトランジスタの電子による増倍現象はあられれ
やすく、前述したようにＰウェル領域に正孔電流が流れ
出す。この正孔電流は抵抗Ｒ３を通ってＰウェルの外部
の取り出し口（ｐ＋）にとり出される。この間の距離が
長いと抵抗Ｒ３の値が大きくなり、ラッチア、ツブエル
２中のｎチャネルＭＯＳトラ／ノスタが、第３図（平面
図）、第４図（断面図）に示すようなチャネル幅が大き
いものでは、Ｐウェル２を左から右に見た抵抗Ｒ３は数
１０にΩにもなる。
このときｎチャネルＭＯ８）ランノスタがチャネル長１
５μぐらいのものになると、例えばドレイン電圧６ｖぐ
らいで、基板に流れ出る正孔電流は数１０μＡにもなる
。このためＲ３における電圧降下はＩＶにも近くなるこ
とが有る。ｎｐｎトラン・ゾスタのペース・エミッタ間
接触電位差は約０．４ｖであるため、第４図のＢ点近傍
のソース（れ＋）／Ｐウェル（ｐ）／基板（ｎ）で構成
されるｎｐｎ ）ランジスタＴＲ２は導通状態となり、
前述したラッチアップ発生に至る。
５μぐらいのものになると、例えばドレイン電圧６ｖぐ
らいで、基板に流れ出る正孔電流は数１０μＡにもなる
。このためＲ３における電圧降下はＩＶにも近くなるこ
とが有る。ｎｐｎトラン・ゾスタのペース・エミッタ間
接触電位差は約０．４ｖであるため、第４図のＢ点近傍
のソース（れ＋）／Ｐウェル（ｐ）／基板（ｎ）で構成
されるｎｐｎ ）ランジスタＴＲ２は導通状態となり、
前述したラッチアップ発生に至る。
本発明は、微細素子を用いたＣＭＯ８集積回路において
効果的にラッチアップ現象を防止する構造を掃供するも
のである。
効果的にラッチアップ現象を防止する構造を掃供するも
のである。
ＣＭＯ８においては、ｐ’ｎ両チャネル共に、ゲートし
きい値電圧に対する要請から基板領域の比抵抗を余り下
げることはできない。従ってラッチアップ現象を効果的
に防止するには、基板領域に流れる多数キャリアによる
電流をいかに上手に外部に取出すかが重要となる。
きい値電圧に対する要請から基板領域の比抵抗を余り下
げることはできない。従ってラッチアップ現象を効果的
に防止するには、基板領域に流れる多数キャリアによる
電流をいかに上手に外部に取出すかが重要となる。
本発明においては、ＣＭＯＳトランジスタが形成された
各基板領域にソースに接してその基板領し 域翫同じ導電型の高不純物濃度層をソースより深く拡散
形成してなることを特徴としている。
各基板領域にソースに接してその基板領し 域翫同じ導電型の高不純物濃度層をソースより深く拡散
形成してなることを特徴としている。
本発明によれば、ｎチャネルＭＯ８トランジスタ側では
ソースに接して設けたｐ 層がそのｐ型基板領域の正孔
電流を効果的に外部に取出し、同様にｐチャネルＭＯ８
）ランゾスタ側ではソースに接して設けたｎ＋層がその
ｎ型基板領域の電子電流を効果的に外部に取出すことが
できる。
ソースに接して設けたｐ 層がそのｐ型基板領域の正孔
電流を効果的に外部に取出し、同様にｐチャネルＭＯ８
）ランゾスタ側ではソースに接して設けたｎ＋層がその
ｎ型基板領域の電子電流を効果的に外部に取出すことが
できる。
この結果、ドレイン近傍で強電界効果がおこり易い実効
チャネル長２μｍ以下の微細素子を用いたＣＭＯ８にお
いても、ラッチアップ現象の発生を確実に防止すること
ができる。
チャネル長２μｍ以下の微細素子を用いたＣＭＯ８にお
いても、ラッチアップ現象の発生を確実に防止すること
ができる。
本発明の一実施例の構成を第５図に示す。ｎ型Ｓｉ基板
１１を用い、これにＰウェル１２を形成し、ｎ型基板１
１にｐ のドレイン１３、ソース１４およびダート電極
１５からなるｐチャネルＭＯ８）ランゾスタを形成し、
Ｐウェル１２にｎ＋ドレイン１７、ソース１８およびケ
９−ト電極１９からなるｎチャネルＭＯ８トランジスタ
を形成している。以上の基本構成は従来と変らない。
１１を用い、これにＰウェル１２を形成し、ｎ型基板１
１にｐ のドレイン１３、ソース１４およびダート電極
１５からなるｐチャネルＭＯ８）ランゾスタを形成し、
Ｐウェル１２にｎ＋ドレイン１７、ソース１８およびケ
９−ト電極１９からなるｎチャネルＭＯ８トランジスタ
を形成している。以上の基本構成は従来と変らない。
本実施例で−はｎチャネルＭＯ８トランジスタのソース
１８に接してこれよシ十分深い拡散深さをもってｐ 層
２０を設ける。このｐ 層２０はソース１８と共通にＶ
！１８ （例えばＯＶ）に接続している。また、ｐチャ
ネルＭｏ８トラン、ゾスタ側でもソース１４に接してこ
れより十分深い拡散深さをもってｎ＋層１６を設ける。
１８に接してこれよシ十分深い拡散深さをもってｐ 層
２０を設ける。このｐ 層２０はソース１８と共通にＶ
！１８ （例えばＯＶ）に接続している。また、ｐチャ
ネルＭｏ８トラン、ゾスタ側でもソース１４に接してこ
れより十分深い拡散深さをもってｎ＋層１６を設ける。
そしてこのｎ塙１６はやはりソース１４と共通にしてＶ
ＤＤ （例えば＋５ｖ）に接続している。
ＤＤ （例えば＋５ｖ）に接続している。
なお、ｐ 層２０け前述した強電界効果により基板電
流（正孔）が発生するチャネル領域に出来るだけ近くな
るように、即ち図に示すとおりドレイン１７０幅Ｌ１に
対し、ソース１８の幅Ｌ２が小となるようにソース１８
に重ねて形成することが望ましい。ｐチャネル側のｎＮ
１６に関しても同様である。また各ソース１１１．１４
に対する電極は、それぞれｐ＋層２θ、ｎ＋層１６上に
連続的にまたがって接触するように設けることが、高集
積化に、とって好ましい。
流（正孔）が発生するチャネル領域に出来るだけ近くな
るように、即ち図に示すとおりドレイン１７０幅Ｌ１に
対し、ソース１８の幅Ｌ２が小となるようにソース１８
に重ねて形成することが望ましい。ｐチャネル側のｎＮ
１６に関しても同様である。また各ソース１１１．１４
に対する電極は、それぞれｐ＋層２θ、ｎ＋層１６上に
連続的にまたがって接触するように設けることが、高集
積化に、とって好ましい。
この実施例によれば、Ｐウェル１２内でｎチャネルＭＯ
８）ランジスタのドレイン近傍での強電界効果により正
孔電流が発生したとしても、゛この正孔電流は長いパス
を流れることなくｐ＋層２０によって効果的に外部に取
出される。ｐチャネルＭＯＳトランジスタ側でも同様に
、基板に発生する電子電流は、ｎＪ１６によって効果的
に外部に取出される。従って寄生パイ？−ラトランジス
タがオンすることがなく、ラッチアップ現象は確実に防
止される。
８）ランジスタのドレイン近傍での強電界効果により正
孔電流が発生したとしても、゛この正孔電流は長いパス
を流れることなくｐ＋層２０によって効果的に外部に取
出される。ｐチャネルＭＯＳトランジスタ側でも同様に
、基板に発生する電子電流は、ｎＪ１６によって効果的
に外部に取出される。従って寄生パイ？−ラトランジス
タがオンすることがなく、ラッチアップ現象は確実に防
止される。
第１図は従来のＣＭＯ８集積回路の構成を示す図、第２
図はそのラッチアップ現象を説明するだめの等価回路図
、第３図および第４図はそれぞれチャネル幅の大きいＭ
ＯＳ ）ランノスタでの強電効果を説明するだめの平面
図と断面図、第５図は本発明の一実施例のＣＭＯ８集積
回路の構成を示す図である。 １−１− ｎ型Ｓ１基板、１２−Ｐウェル、１３゜１７
・・・ドレイン、１４．１８・・・ソース、１５゜１９
・・・ダート電極、１６・・・ｎ層、２０・・・９層。
図はそのラッチアップ現象を説明するだめの等価回路図
、第３図および第４図はそれぞれチャネル幅の大きいＭ
ＯＳ ）ランノスタでの強電効果を説明するだめの平面
図と断面図、第５図は本発明の一実施例のＣＭＯ８集積
回路の構成を示す図である。 １−１− ｎ型Ｓ１基板、１２−Ｐウェル、１３゜１７
・・・ドレイン、１４．１８・・・ソース、１５゜１９
・・・ダート電極、１６・・・ｎ層、２０・・・９層。
Claims (2)
- （１） −導電型半導体基板に逆導電１（リウェルを
形成し、ウェル内外の各基板領域にそれぞれ異なる導４
チャネルのＭｏ８ ）ランソスタを形成してなるＣＭＯ
８集積回路装置において、前記各基板領域に、ＭｏＳト
ランジスタのソースに接してその基板領域と同じ導電型
の高不純物濃度層をソースより深く拡散形成してなるこ
とを特徴とするＣＮ４Ｏ８集積回路装置。 - （２） 前記ソースとこれに接して形成される高不純
物濃度層の両者に接するようにソース電極を配設した特
許請求の範囲第１項記載のＣＭＯ８集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171874A JPS5961164A (ja) | 1982-09-30 | 1982-09-30 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171874A JPS5961164A (ja) | 1982-09-30 | 1982-09-30 | Ｃｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961164A true JPS5961164A (ja) | 1984-04-07 |
Family
ID=15931388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171874A Pending JPS5961164A (ja) | 1982-09-30 | 1982-09-30 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961164A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5546504A (en) * | 1978-09-28 | 1980-04-01 | Toshiba Corp | Semiconductor device |
| JPS5771169A (en) * | 1980-10-21 | 1982-05-01 | Nec Corp | Semiconductor integrated circuit device |
-
1982
- 1982-09-30 JP JP57171874A patent/JPS5961164A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5546504A (en) * | 1978-09-28 | 1980-04-01 | Toshiba Corp | Semiconductor device |
| JPS5771169A (en) * | 1980-10-21 | 1982-05-01 | Nec Corp | Semiconductor integrated circuit device |
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