JPS5961311A - デイジタル信号列発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、メモリを備えていてディジタル信号列を発生
ずる装置に関する。この形式の装置はワード・ビットパ
ターンジェネレータという名称で公知である。このビッ
トパターンジェネレータはディジタル回路の検査に用い
られる。

所定の系列の種々の長さの高い論理１直および低い論理
値が検査対象に供給される。その際個々の論理値の持続
時間は可変である。所定のビットパターンを供給したと
き、検査対象が申し分なく動作している場合は検査すべ
き回路の出力側から所定の信号列が取出される。公知の
ピントパターンジェネレータではＦＩＡ、Ｍが所望の論
理値でプログラミングされる。引続き記憶情報か直列に
読出され被検査物のチェックに用いられる。この公知の
ビットパターンジェネレータでは、信号の分解時間（ｒ
ｅｓｏｌｕｔｉｏｎ　ｔｉｍｅ）がメモリのアクセス時
間むてよって大きく左右されるので、分解時間を小さく
ずべきときは非常に高価なメモリ回路が必要となる。し
かも高速メモリ回路を用いても、サーチ時間υでより分
解時間の短縮には限界がある。

発明の効果 これに対し、特許請求の範囲第１項記載の構成を有する
本発明の装置は、高価な特殊な構成素子を用いずとも１
つのビットパターン系列内で小さな分解時間を達成する
ことができるという利点を有する。他の利点として、ビ
ットパターンを容易に設定調整することができる。

本発明の実施例においてシフトレジスタが、カウンタに
よってシフトされるようにし、そのときスイッチ装置も
切換えられるようにすると有利である。シフトレジスタ
には少なくともカウンタの計数状態の変化の数に相当す
る数の記憶位置を設けると有利であり、もちろんそれ以
上の記憶位置を備えだシフトレジスタを用いてもよい。

丑だシフトレジスタの出力側をその入力＄１１１　Ｌτ
負帰還接続すると有利である。これにより、−Ｕ設定さ
れたパルスシーケンスな、より良く観察するために持続
的に送出することかでキロ。ビットパターンジェネレー
タ全般（Ｆｌ　適用できるようにするだめ＆で、カウン
タの出、刃側のスイッチ装置として別の１つのシフトレ
ジスタを設けるとよい。このシフトレジスタは、パルス
シーケンス変更用にプログラム可能に構成するとよい。

実施例の説明 次に本発明の実施例を図面に基づき詳細に説明する。

ワード・ビットパターンジェネレータは、種種の高い論
理１直と低い論理値の列から成るディジタル信号を発生
ずるという目的を有する。個個の論理値の持続時間はプ
ログラム可能である。

このような信号は通常ソーケンスと称されており、その
−例を第１図に示す。第１図に例示されたシーケンスは
、６つのＨ１直で始゛まり、次に２つのＬ値が続き、再
び１つのＨ値が続く。１つのパルスシーケンスは、数千
の時間間隔を有することがある。

第２図の本発明の回路装置の実施例において、１はカウ
ンタを示し、例えはＴｅｘａｓ　Ｉｎｓｔｒｍｅｎｔ。

社の集積回路５Ｎ７４ＬＣ１９３として構成されている
。カウンタ１はクロック入力側′ｒを有しており、この
時間軸を第１図のＸ！１１１に示す。

カウンタ１のデータ入力側は、図にはシフトレジスタ２
および３のみが示されている複数のシフトレジスタの直
列出力側と接続されている。

このときシフトレジスタ２はカウンタ１に対する最下位
のビット（ＬＳＢ）を送出し、シフトレジスタ３は最上
位のピッ）　（ｌｖｉｓＢ）を送出する。シフトレジス
タ２，３並びにすべての別のソフトレジスタはプログラ
ム可能な複数の入力側を有しており、入力側の数はシフ
トレジスタのシフト段の数に相当する。カウンタ１の借
り出力側Ｂはソフトレジスタ２，３のクロック入力側な
うＯ：　ｉτカウンタ１のセット人力ＶｉｌＮ　Ｓ　Ｋ
　接ｆ＋Ｒサｉｔている。さらに借り出力側Ｂはフリッ
プフロック０５のクロック入力端にも接続されている。

フリップフロップ５の出力側からは例えは第１図１で示
すパルス７−ケンスが取出される。

ビットパターンジェネレータをスタートする前ニ、ソフ
トレジスタに、パルスシーケンスの各論理値の持続時間
を特徴つける論理値のフ０ログラムを入力する必要があ
る。例えはカウンタ１か４つの入力端を有し、この入力
端がＢＣＤコードの信号を供給されるように接続されて
いる場合、例えは第１図の最初の６つのＨｆｉｔを発生
゛Ｊ−べきとき、カウンタ１の入力側υてパルス列０１
１０を加える。従ってシフトレジスタの第１段目には、
最下位のビット用のシフトレジスタ２では０を、次の２
つのシフトレジスタでは各各１を、最り位のビット用の
シフトレジスタ３では再び０を入力する。次に第１図に
示す２つのＬ　ｌ１ｉＩを記憶すべきとき、シフトレジ
スタの第２番目の段にパルス列００１０を糊込む。換言
ずれは、最下位のビットから数えて２番目のシフトレジ
スタに論理値１が書込まれ、他のシフトレジスタに論理
値０が書込丑れる。２つの■。

値の次に１つのＨｆｔｉが続くので、シフトレジスタの
第６段目には情報０００１が書込捷れる。

つまり、最下位のビットが値１で、他のすべてのシフト
レジスタには値０が書込まれる。カウンタ１の予め設定
可能なスタート値の数は、ソフトレジスタの段数乙てよ
って制限されている。

書込みは、スイッチを用いて行ってもよいし、あるいは
パルス持続時間を１０進数で設定可能な、割算機制御さ
れるユニットを用いて行なってもよい。カウンタ１は、
０ｆｉｉＩＫ達すると（借り）、ｇレヒなスタート１直
でセットされる。このような理由からカウンタの借り出
力側かカウンタのセット入力側ＳＫ接続されている。こ
の場合、ノＪウンタのデータ人力＄１ｊｌ　Ｋ到来する
信号がカウンタに受取られカウントされる。これらの信
号１は予めプログラミングされたシフトレジスタから供
給される。従って最初のスイッチ過程で゛パルス列０１
１０がシフトレジスタから取出されろ。同時１ｒ’Ｃ借
り信号によって、シフトレジスタ２および３がそのクロ
ック入力側を介してシフトさＡシフ）。さらに、Ｄフリ
ップフロップとして構成されたフリップフロップ５が値
０から値１ｖて切換えられる。すると１０進数の６に相
当する先のＢＣＤ信号がクロック入力側Ｔのクロックで
カウントダウンされる。つまり６つのクロック信号の間
、フリップフロップ５の出力側には論理ｆｉｌＥ　Ｈか
生ずる。カウンタが０埴に達すると、借り信号によって
フリップフロップ５がＨ（直からＬ（直に切（奥えられ
、シフトレジスタからは次の値、例えば００１０がカウ
ンタに供給され、シフトレジスタはシフトされる。この
ＢＣＤコードに基ついて、２つの時間間隔（即し２つの
クロック信号）の間、ビットパターンジェネレータの出
力信号はＯｌｌ１Ｉとなる。その後ノリツブフロップ５
が借り出力側を斤して論理値■（に切換えられる。する
とシフトレジスタ２゜３の予め設定されたスタート値の
数に応じて、すべての記憶されているビットパターンが
送出される。シフトレジスタ出力側からシフトレジスタ
入力側への負帰還回路によって、パルスンーケンスを周
期的しτ発生ずることかできるようになる。さらにフリ
ップフロップ５０代りに別の１９のシフトレジスタを設
けることによって、フリップフロップ５では単に出力信
号を２°りの値の間で切換える動作しかて゛きなかつア
にのｔτ対して、出力信号の論理値をプログラミングす
ることができるようになる。

本発明の回路装置の利点は、殊に、高価な特殊な構成素
子を用いずに、シーケンスの時間間隔内で小さな分解時
間を達成できることにある。

本発明の装置ではビットパターンσ〕分解時間は実質的
にカウンタおよびシフトレジスタσつ遅延時間によりて
決定される。これに対し、メモリのアクセス時間は考慮
する必要カーなし・。本発明の回路装置は、スタート−
ストップ特性カ゛簡（しで且つ同期動作するので、ワー
Ｐ・ビットパターンジェネレータとして最適である。

【図面の簡単な説明】

第１図はビットパターンジェネレータカ・ら発生す４シ
るパルスンーケンスの一例を示す波形（菌、第２図は本
発明の回路装置の実施例σつ〕゛ロック回路図である。 １　・カウンタ、２，３・・・シフトレジスタ、５フリ
ツプノロソプ

Claims (1)

1. 【特許請求の範囲】 王　１つの論理値の値を予め入力できるカウンタ（１）
   を設け、この値をカウントダウンした後に、論理値の変
   化のためのスイッチ装置（５）を開側１できるようにし
   、まだカウンタ（１）にはこの値の新たな１直が予め入
   力されるようにしたことを特徴とするディジタル信号列
   発生装置。 ２、簡の設定を行うソフトレジスタ（２，３）をカウン
   タ（１）のデータ入力側に接）」、した特許請求の範囲
   第１項記載のディジクル信号列発生装置。 ろ、　シフトレジスタ（２，３）をスイッチ装置（５）
   の切換と同時にシフトする特許請求の範囲第２項記載の
   ディジタル信号列発生製置。 ４、　シフトレジスタ（２，３）に、少なくともカウン
   タの計数状態の変化の数Ｃτ相当する数記憶位置を設け
   た％許請求の範囲第２項または第ろ項のいずれかに記載
   のディジタル信号列発生装置。 ５　シフトレジスタの数およびカウンタ入力側の数を、
   計数状態の最高の値によって決定した特許請求の範囲第
   ２項〜第４項のいずれかＬ（記載のディジタル信号列発
   生装置。 ６、　シフトレジスタ（２，３）の出力側を入力Ｉｔ！
   ＩＩに負帰還接続した特許請求の範囲第２項・〜第５項
   のいｊ−れかに記載のディジクル信号列発生装置。 Ｚ　スイッチ装置（５）をシフトレジスタとして構成し
   た特許請求の範囲第１項記載のディジタル信号列発生装
   置。