JPS5961958A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS5961958A JPS5961958A JP57172603A JP17260382A JPS5961958A JP S5961958 A JPS5961958 A JP S5961958A JP 57172603 A JP57172603 A JP 57172603A JP 17260382 A JP17260382 A JP 17260382A JP S5961958 A JPS5961958 A JP S5961958A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- silicon
- silicon oxide
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 27
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 27
- 239000010410 layer Substances 0.000 abstract description 17
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 14
- 239000011229 interlayer Substances 0.000 abstract description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 14
- 238000003860 storage Methods 0.000 abstract description 13
- 239000003990 capacitor Substances 0.000 abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置の製造方法に関し、特にダイナ
ミックＭＯＳメモリセルの製造方法に関する。
ミックＭＯＳメモリセルの製造方法に関する。
高密度化に適した半導体記憶装置として知られＣいるダ
イナミックＭＯ８メモリは、一般には２層の多結晶シリ
コンを用いて作られＣいる。
イナミックＭＯ８メモリは、一般には２層の多結晶シリ
コンを用いて作られＣいる。
第１図（ａ）〜（ｄ）は従来のダイナミックＭＯＳメモ
リセルの製造方法を工程順に説明するための断面図であ
る。
リセルの製造方法を工程順に説明するための断面図であ
る。
まず、第１図（ａ）に示すように、Ｐ型ノリコン基板１
のフィールド領域に絶縁分離酸化膜２を形成したのち、
フィールド領域以外の領域に第１の酸化シリコン膜３を
形成する。次に、絶縁弁Ａｌｌ酸化膜２、及び第１の酸
化／リコン膜３上に窒化シリコンＭ４を形成する。
のフィールド領域に絶縁分離酸化膜２を形成したのち、
フィールド領域以外の領域に第１の酸化シリコン膜３を
形成する。次に、絶縁弁Ａｌｌ酸化膜２、及び第１の酸
化／リコン膜３上に窒化シリコンＭ４を形成する。
次に、第１図（ｂ）に示すように、窒化シリコン膜４上
に第１の多結晶シリコン膜を形成したのち、所定パター
ン以外をエツチングして除去し情報蓄積用コンデンサ電
極５を形成する。この際エツチングされる第１の多結晶
シリコン膜の下部にある窒化シリコン膜４及び第１の酸
化シリコン膜３も同時にエツチングされる。
に第１の多結晶シリコン膜を形成したのち、所定パター
ン以外をエツチングして除去し情報蓄積用コンデンサ電
極５を形成する。この際エツチングされる第１の多結晶
シリコン膜の下部にある窒化シリコン膜４及び第１の酸
化シリコン膜３も同時にエツチングされる。
次に第１図（Ｃ）に示すように、熱酸化法によりシリコ
ン基板１及び情報蓄積用コンデンサ電極５上にそれぞれ
第２及び第３の酸化シリコン膜６，７を形成する。
ン基板１及び情報蓄積用コンデンサ電極５上にそれぞれ
第２及び第３の酸化シリコン膜６，７を形成する。
次に、第１図（ｄ）に示すように第２及び第３の酸化シ
リコン膜６，７上に第２の多結晶シリコン膜を形成した
のち所定のパターンにエツチングしゲート電極８を形成
する。その後、情報蓄積用電極５及びゲート電極８をマ
スクとし熱拡散法またはイオン注入法で高濃度のＮ型不
純物領域９を形成する。
リコン膜６，７上に第２の多結晶シリコン膜を形成した
のち所定のパターンにエツチングしゲート電極８を形成
する。その後、情報蓄積用電極５及びゲート電極８をマ
スクとし熱拡散法またはイオン注入法で高濃度のＮ型不
純物領域９を形成する。
第１図（ｄ）の様に形成されたダイナミックＭＯＳメモ
リセルにおいては、第２のシリコン酸化膜６はゲート酸
化膜、第３の酸化シリコン膜７は情報蓄積用コンデンサ
電極５とゲート電極７との層間絶縁膜となる。
リセルにおいては、第２のシリコン酸化膜６はゲート酸
化膜、第３の酸化シリコン膜７は情報蓄積用コンデンサ
電極５とゲート電極７との層間絶縁膜となる。
上述のように形成された従来のダイナミックＭＯＳメモ
リセルでは、ゲート酸化膜としての第２の酸化シリコン
膜６を薄く作る必要があることがら、＃ｊｆｌＪ絶縁膜
としての第３の酸化ンリコ／膜７を十分厚く形成するこ
とが困難である。従って層間絶縁膜としての耐圧が十分
でないという欠点を有する。
リセルでは、ゲート酸化膜としての第２の酸化シリコン
膜６を薄く作る必要があることがら、＃ｊｆｌＪ絶縁膜
としての第３の酸化ンリコ／膜７を十分厚く形成するこ
とが困難である。従って層間絶縁膜としての耐圧が十分
でないという欠点を有する。
本発明の目的は、上記欠点を除去し、情報蓄積用コンデ
ンサ電極とゲート電極の層間絶縁膜を十分に厚く形成し
た半導体記憶装置の製造方法を提供することにある。
ンサ電極とゲート電極の層間絶縁膜を十分に厚く形成し
た半導体記憶装置の製造方法を提供することにある。
本発明の製造方法は、絶縁分離酸化膜を有する半導体基
板表面に第１の酸化膜と窒化膜と第２の酸化膜を順次形
成する工程とも前記第２の酸化膜の所定領域以外を選択
的に除去する工程と、前記窒化膜と前記第２の酸化膜と
の上に多結晶シリコン層を形成したのち、前記工程で選
択除去された側の第２の酸化膜周縁上と窒化膜上の多結
晶シリコン層以外の多結晶シリコン層を除去する工程と
、前記多結晶７９３７層に覆われた部分を除いた前記第
２の酸化膜を除去し７たのち、前記多結晶シリコン層を
１教化しその表面に第３の酸化膜を形成する工程と、前
記第３の酸化膜をマスクとして前記窒化膜を除去した彼
に前記第１の酸化膜とを除去する工程とを含んで構成さ
れる。
板表面に第１の酸化膜と窒化膜と第２の酸化膜を順次形
成する工程とも前記第２の酸化膜の所定領域以外を選択
的に除去する工程と、前記窒化膜と前記第２の酸化膜と
の上に多結晶シリコン層を形成したのち、前記工程で選
択除去された側の第２の酸化膜周縁上と窒化膜上の多結
晶シリコン層以外の多結晶シリコン層を除去する工程と
、前記多結晶７９３７層に覆われた部分を除いた前記第
２の酸化膜を除去し７たのち、前記多結晶シリコン層を
１教化しその表面に第３の酸化膜を形成する工程と、前
記第３の酸化膜をマスクとして前記窒化膜を除去した彼
に前記第１の酸化膜とを除去する工程とを含んで構成さ
れる。
次に本発明の実施例について図面を用いて説明する。
第２図（ａ）〜（ｆ）は本発明の一実施例を工程順に説
明するだめの断面図である。
明するだめの断面図である。
壕ず、第２図（ａ）に示すように、絶縁分離酸化膜１１
を有するＰ型シリコン基板１０の表面に、第１の際化シ
リコン膜１２と窒化シリコン膜１３と第２の酸化ンリコ
ン膜１４を順次形成したのち、第２の酸化シリコン膜１
４の所定領域以外を選択的に除去する。
を有するＰ型シリコン基板１０の表面に、第１の際化シ
リコン膜１２と窒化シリコン膜１３と第２の酸化ンリコ
ン膜１４を順次形成したのち、第２の酸化シリコン膜１
４の所定領域以外を選択的に除去する。
次に、第２図（ｂ）に示すように、窒化シリコン膜１３
と第２の酸化／リコン膜１４との上に第１の多結晶シリ
コン層を形成したのち、＠記工程で選択除去された側の
第２の酸化シリコン膜１４（７）周縁上と窒化シリコン
膜１３上の第１の多結晶シリコン層以外の第１の多結晶
シリコン層を除去し、情報蓄積用コンデンサ電極１５を
形成する。
と第２の酸化／リコン膜１４との上に第１の多結晶シリ
コン層を形成したのち、＠記工程で選択除去された側の
第２の酸化シリコン膜１４（７）周縁上と窒化シリコン
膜１３上の第１の多結晶シリコン層以外の第１の多結晶
シリコン層を除去し、情報蓄積用コンデンサ電極１５を
形成する。
次に、第２図（Ｃ）に示すように、情報蓄積用コンデン
サ電極１５に覆われた部分を除いた第２の酸化７リコン
膜１４を除去する。
サ電極１５に覆われた部分を除いた第２の酸化７リコン
膜１４を除去する。
次に、第２図（ｄ） Ｋ示すように、窒化シリコン膜１
３をマスクとし情報蓄積用コンデンザ電極１５を酸化し
Ｃ１その表面に第３の酸化／リコン膜からなる層間絶縁
膜１７を形成する。
３をマスクとし情報蓄積用コンデンザ電極１５を酸化し
Ｃ１その表面に第３の酸化／リコン膜からなる層間絶縁
膜１７を形成する。
次に、第２図（ｅ）に示すように、層間絶縁膜１７をマ
スクとし窒化シリコン膜１３及び第１の酸化シリコン膜
１２を除去する。そしてこの第２の酸化シリコン膜を除
去した領域にゲート酸化膜１８を形成する。続いて、ベ
ート酸化膜１８と層間絶縁膜１７上に第２の多結晶シリ
コン膜を形成したのち所定のパターンにエツチングしゲ
ートｉ極１９を形成する。その後、１ｈ報蓄積用コンテ
ンザ寛極１５及びゲート電極１９をマスクとして不純物
を導入しＮ型不純物領域２０を形成する。この様にして
ＮチャンネルＭＯＳメモリセルが得られる。
スクとし窒化シリコン膜１３及び第１の酸化シリコン膜
１２を除去する。そしてこの第２の酸化シリコン膜を除
去した領域にゲート酸化膜１８を形成する。続いて、ベ
ート酸化膜１８と層間絶縁膜１７上に第２の多結晶シリ
コン膜を形成したのち所定のパターンにエツチングしゲ
ートｉ極１９を形成する。その後、１ｈ報蓄積用コンテ
ンザ寛極１５及びゲート電極１９をマスクとして不純物
を導入しＮ型不純物領域２０を形成する。この様にして
ＮチャンネルＭＯＳメモリセルが得られる。
上記製造工程に於゛Ｃは、第２図（ｄ）に示すように、
怪報蓄積用コンデンザ電極１５上に、ゲート酸化膜１８
の形成に関係なく厚い層間絶縁膜１７を形成できる。こ
れは第１の多結晶シリコン層を所定の形状にエツチング
する際に、第２の酸化シリコン膜１４が下地の窒化シリ
コン膜１３を保護するストッパとしての役割をはたすこ
とによって可能となるものである。
怪報蓄積用コンデンザ電極１５上に、ゲート酸化膜１８
の形成に関係なく厚い層間絶縁膜１７を形成できる。こ
れは第１の多結晶シリコン層を所定の形状にエツチング
する際に、第２の酸化シリコン膜１４が下地の窒化シリ
コン膜１３を保護するストッパとしての役割をはたすこ
とによって可能となるものである。
上記実施例においては、ＮチャンネルＭＯＳメモリセル
について説明したがこれに限らず、酸化膜が下地を保楯
するために利用される工程を有する全ての半導体記憶装
置の製造方法に適用できる。
について説明したがこれに限らず、酸化膜が下地を保楯
するために利用される工程を有する全ての半導体記憶装
置の製造方法に適用できる。
以上詳細に説明したように、本発明の半導体記憶装置の
製造方法によれば厚い層間絶縁膜が形成でき、耐圧の高
い半導体記憶装置が得られるのでその効果は大きい。
製造方法によれば厚い層間絶縁膜が形成でき、耐圧の高
い半導体記憶装置が得られるのでその効果は大きい。
第１図（ａ）〜（ｄ）は従来のダイナミックＭ ＯＳメ
モリセルの製造方法を工程順に説明するだめの断面図、
第２図（ａ）〜（ｅ）は本発明の一実施例を工程順に説
明するだめの断面図である。 １°−°゛Ｐ型シリコン基板、２・・・・・・絶縁分離
酸化膜、３・°°・・°第１の酸化シリコン膜、４・・
・・・・窒化／リコン膜、５・・・・・・情報蓄積用コ
ンデンサ電極、６パ°・°°第２の酸化シリコン膜、７
・・・・・・第３の酸化シリコン膜、８・・・・・・ゲ
ート電極、９・・・・・・Ｎ型不純物領域、１０・・・
・・・Ｐ型シリコン基板、１１・・・・・・絶縁分離酸
化膜、１２・・・・・・第１の酸化シリコン膜、１３・
・・・パ窒化ノリコン膜、１４・・・・・・第２の酸化
シリコン膜、１５°・・パ・情報蓄積用コンデンザ電極
、１７・・・・・・層間絶縁膜、１８・・・・・・ゲー
ト酸化膜、１９・・。 ・・・ゲート電極、２０・・・・・・Ｎ型不純物領域。 斧ｌ し１ （の） 第２ し１ ”’ （（Ｌ） （Ｃ）
モリセルの製造方法を工程順に説明するだめの断面図、
第２図（ａ）〜（ｅ）は本発明の一実施例を工程順に説
明するだめの断面図である。 １°−°゛Ｐ型シリコン基板、２・・・・・・絶縁分離
酸化膜、３・°°・・°第１の酸化シリコン膜、４・・
・・・・窒化／リコン膜、５・・・・・・情報蓄積用コ
ンデンサ電極、６パ°・°°第２の酸化シリコン膜、７
・・・・・・第３の酸化シリコン膜、８・・・・・・ゲ
ート電極、９・・・・・・Ｎ型不純物領域、１０・・・
・・・Ｐ型シリコン基板、１１・・・・・・絶縁分離酸
化膜、１２・・・・・・第１の酸化シリコン膜、１３・
・・・パ窒化ノリコン膜、１４・・・・・・第２の酸化
シリコン膜、１５°・・パ・情報蓄積用コンデンザ電極
、１７・・・・・・層間絶縁膜、１８・・・・・・ゲー
ト酸化膜、１９・・。 ・・・ゲート電極、２０・・・・・・Ｎ型不純物領域。 斧ｌ し１ （の） 第２ し１ ”’ （（Ｌ） （Ｃ）
Claims (1)
- 【特許請求の範囲】 絶縁分離酸化膜を有する半導体基板表面に第１の酸化膜
と窒化膜と第２の酸化膜を順次形成する工程と、 前記第２の酸化膜の所定領域以外を選択的に除去する工
程と、 前記窒化膜と前記第２の酸化膜との上に多結晶ンリコン
層を形成したのち、前記工程で選択除去された側の第２
の酸化膜周縁上と窒化膜上の多結晶シリコン層以外の多
結晶７リコン層を除去する工程と、 前記多結晶シリコン層に扱われた部分を除いた前記第２
の酸化膜を除去したのち、前記多結晶シリコン層を酸化
しその表ｍ骨ζ第３の酸化膜ケ形成する工程と、 前記第３の酸化膜をマスクとして前記窒化膜を除去した
後に前記第１の酸化膜とを除去する工程とを含むことを
％徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172603A JPS5961958A (ja) | 1982-10-01 | 1982-10-01 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172603A JPS5961958A (ja) | 1982-10-01 | 1982-10-01 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961958A true JPS5961958A (ja) | 1984-04-09 |
Family
ID=15944916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172603A Pending JPS5961958A (ja) | 1982-10-01 | 1982-10-01 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961958A (ja) |
-
1982
- 1982-10-01 JP JP57172603A patent/JPS5961958A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100346844B1 (ko) | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 | |
| US4760034A (en) | Method of forming edge-sealed multi-layer structure while protecting adjacent region by screen oxide layer | |
| JPS5961958A (ja) | 半導体記憶装置の製造方法 | |
| JPS58121682A (ja) | 二重ゲ−ト半導体素子の製造方法 | |
| JP2707901B2 (ja) | 半導体装置の製造方法 | |
| JP2838693B2 (ja) | 半導体素子の製造方法 | |
| JPH04267336A (ja) | 半導体装置の製造方法 | |
| JPH07273181A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3176697B2 (ja) | 半導体装置の製造方法 | |
| KR970000714B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JPS5889869A (ja) | 半導体装置の製造方法 | |
| JPS60111436A (ja) | 半導体装置の製造方法 | |
| JPS5951152B2 (ja) | 半導体装置の製造方法 | |
| JPS624358A (ja) | 半導体記憶装置の製造方法 | |
| JPS6399563A (ja) | 半導体装置の製造方法 | |
| JPS61220451A (ja) | 半導体装置の製造方法 | |
| JPH1167684A (ja) | 半導体装置およびその製造方法 | |
| JPS58122769A (ja) | 半導体装置の製造方法 | |
| JPH10284478A (ja) | 半導体装置の製造方法 | |
| JPS58190060A (ja) | 半導体装置の製造方法 | |
| JPS61174668A (ja) | 半導体装置の製造方法 | |
| JPS63229847A (ja) | 半導体記憶装置の製造方法 | |
| JPS61176134A (ja) | 半導体装置の製造方法 | |
| JPS5986254A (ja) | 半導体装置およびその製造方法 | |
| JPH01283854A (ja) | 半導体装置の製造方法 |