JPS5986254A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS5986254A JPS5986254A JP57196229A JP19622982A JPS5986254A JP S5986254 A JPS5986254 A JP S5986254A JP 57196229 A JP57196229 A JP 57196229A JP 19622982 A JP19622982 A JP 19622982A JP S5986254 A JPS5986254 A JP S5986254A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体固定記憶装置（ＲＥＡＤ ＯＮＬＹＭＥ
ＭＯＩＬＹ）の製造方法およびその装置に関するもので
ある。
ＭＯＩＬＹ）の製造方法およびその装置に関するもので
ある。
半導体固定記憶装置はトランジスタの存在又は不存在に
よって論理情報を得る半導体装置として広く知られてい
る。
よって論理情報を得る半導体装置として広く知られてい
る。
従来、この固定記憶装置のトランジスタの存在又は不存
在の製造方法は、素子形成領域上と、素子分離領域上に
ゲート電極を設けることによって行なっていた。この製
造方法を用いると高速・高集積化が可能となるが論理情
報″ｆｒ変更する場合、ゲート電極を形成する前の素子
形成領域を作る工程から製造し直さねばならず、論理情
報の変更に対する工程日数、いわゆるＴＡＴ（Ｔｕｒｎ
ＡｒｏｕｎｄＴｉｍｅ ）が長いという欠点があった
。
在の製造方法は、素子形成領域上と、素子分離領域上に
ゲート電極を設けることによって行なっていた。この製
造方法を用いると高速・高集積化が可能となるが論理情
報″ｆｒ変更する場合、ゲート電極を形成する前の素子
形成領域を作る工程から製造し直さねばならず、論理情
報の変更に対する工程日数、いわゆるＴＡＴ（Ｔｕｒｎ
ＡｒｏｕｎｄＴｉｍｅ ）が長いという欠点があった
。
本発明はこのような欠点がなく、論理情報の変更を、ゲ
ート電極を形成後の工程で行なうものであフ、前記製造
方法の高速・高集積化を損なうことな（、ＴＡＴの短か
い半導体固定記憶装置を得るものである。
ート電極を形成後の工程で行なうものであフ、前記製造
方法の高速・高集積化を損なうことな（、ＴＡＴの短か
い半導体固定記憶装置を得るものである。
本発明の特徴は、半導体固定記憶装置（）（、ＯＭ）に
おいて、ゲートとリース・ドレイン拡散層を離して常に
ＯＦＦ状態にする絶縁ゲート電界効果トランジスタと、
ゲートとソース・ドレイン拡散層を離さず活性化してい
る絶縁ゲート電界効果トランジスタを備えている半導体
装置にある。
おいて、ゲートとリース・ドレイン拡散層を離して常に
ＯＦＦ状態にする絶縁ゲート電界効果トランジスタと、
ゲートとソース・ドレイン拡散層を離さず活性化してい
る絶縁ゲート電界効果トランジスタを備えている半導体
装置にある。
本発明の他の特徴は、−半導体基板に酸化膜を成長した
後、′＃４醒化性膜を成長し、所定の領域以外の耐酸化
性膜を除去する工程と、前記耐酸化性膜をマスクとして
基板を酸化し、厚い酸化膜を形成する工程と、前記耐酸
化性膜除去する工程と、多結晶シリコン層を積層し、ゲ
ート電極・配線となる部分以外の多結晶シリコン層全除
去する工程と、上記ゲート多結晶シリコン層をおおうよ
うにマスクをし、しかる後、基板と逆導電型の不純物を
イオン注入して、ゲート多結晶シリコンの少くとも一つ
の側の拡散層を離す領域と、ゲート多結晶シリコン層に
対して自己整合的に両側に拡散層を形成する領域を同時
に形成する工程を含む半導体固定記憶装置の製造方法に
ある。
後、′＃４醒化性膜を成長し、所定の領域以外の耐酸化
性膜を除去する工程と、前記耐酸化性膜をマスクとして
基板を酸化し、厚い酸化膜を形成する工程と、前記耐酸
化性膜除去する工程と、多結晶シリコン層を積層し、ゲ
ート電極・配線となる部分以外の多結晶シリコン層全除
去する工程と、上記ゲート多結晶シリコン層をおおうよ
うにマスクをし、しかる後、基板と逆導電型の不純物を
イオン注入して、ゲート多結晶シリコンの少くとも一つ
の側の拡散層を離す領域と、ゲート多結晶シリコン層に
対して自己整合的に両側に拡散層を形成する領域を同時
に形成する工程を含む半導体固定記憶装置の製造方法に
ある。
以下、本発明の実施例について図面を用いて説明する。
第１図（ａｌ〜（ｅ）は従来の固定記憶装置の製造方法
を示す工程断面図およびその平面図である。第１図（ａ
ｌに示すように、基板１例えばＰ型シリコン基板上に酸
化に↓クシリコン酸化膜２を形成し、しかる後、耐酸化
性物質たとえば、シリコン窒化膜３をシリコン酸化膜２
の上に形成し、素子領域と力る部分以外のシリコン窒化
膜３を選択的にエツチング除去する。しかる後筒り図（
ｂ）に示すように、酸化によフッイールド酸化膜４′ｖ
ｒ形成し、しかる後シリコン窒化膜３を除去する。次に
Ｎ型不純物を含んだ多結晶シリコン５を成長させ、ゲー
ト電極・配線となる部分以外をエツチング除去する。
を示す工程断面図およびその平面図である。第１図（ａ
ｌに示すように、基板１例えばＰ型シリコン基板上に酸
化に↓クシリコン酸化膜２を形成し、しかる後、耐酸化
性物質たとえば、シリコン窒化膜３をシリコン酸化膜２
の上に形成し、素子領域と力る部分以外のシリコン窒化
膜３を選択的にエツチング除去する。しかる後筒り図（
ｂ）に示すように、酸化によフッイールド酸化膜４′ｖ
ｒ形成し、しかる後シリコン窒化膜３を除去する。次に
Ｎ型不純物を含んだ多結晶シリコン５を成長させ、ゲー
ト電極・配線となる部分以外をエツチング除去する。
第１図（Ｃ）に示すように、上記多結晶シリコン層５を
マスクとして、基板と逆導電型の不純物である。
マスクとして、基板と逆導電型の不純物である。
例えばリンをイオン注入し、基板と逆導電型のＮ型拡散
層６を、ゲート電極に対し自己整合的に形成する。この
際領域＋１）の素子形成領域にあるゲー）’に極Ｈトラ
ンジスタのゲートとして働くが、領域（１１）の素子分
離領域にあるゲート電極はトランジスタのゲートとして
は働かない。第１図（ｄ）は、通常のＭＯ８構造の製造
方法に従い、層間絶縁膜７を形成し、コンタクトをあけ
金属配線８を施したところ？示したものである。ｍ １
１ＸＩ（ｅ）は上記製造方法により得られる固定記憶装
置の平面図の一例である。（ｇ１図（ｅ）のＡ−Ａ’の
断面図が第１図（ｄ）のＡ−Ａ’に相当する。） 領域
買の部分がトランジスタが存在し彦い領域となり、回路
的には図３で示したようになる。この製造方法は高速・
高集積ではあるものの、論理情報全変更する場合、第１
図（ａ）、 （ｂ）におけるフィールド酸化形成工程か
らしなければならないため、ＴＡＴが長いという欠点が
あった。
層６を、ゲート電極に対し自己整合的に形成する。この
際領域＋１）の素子形成領域にあるゲー）’に極Ｈトラ
ンジスタのゲートとして働くが、領域（１１）の素子分
離領域にあるゲート電極はトランジスタのゲートとして
は働かない。第１図（ｄ）は、通常のＭＯ８構造の製造
方法に従い、層間絶縁膜７を形成し、コンタクトをあけ
金属配線８を施したところ？示したものである。ｍ １
１ＸＩ（ｅ）は上記製造方法により得られる固定記憶装
置の平面図の一例である。（ｇ１図（ｅ）のＡ−Ａ’の
断面図が第１図（ｄ）のＡ−Ａ’に相当する。） 領域
買の部分がトランジスタが存在し彦い領域となり、回路
的には図３で示したようになる。この製造方法は高速・
高集積ではあるものの、論理情報全変更する場合、第１
図（ａ）、 （ｂ）におけるフィールド酸化形成工程か
らしなければならないため、ＴＡＴが長いという欠点が
あった。
本発明の製造方法を用いれば、高速・高集１ｆ１ｔ’を
損なうことなく、論理情報の変更に対してＴＡＴの短か
い固定記憶装置の製造が可能となる。
損なうことなく、論理情報の変更に対してＴＡＴの短か
い固定記憶装置の製造が可能となる。
第２図（ａ）〜（ｅ）に本発明の製造方法の一実施例の
工程断面図および平面図を示す。第２図（ａ）に示すよ
うに、基板１．例えばＰ型シリコン基板上にα化により
シリコン酸化膜２を形成し、しかる後耐酸化性物質たと
えばシリコン窒化膜３をシリコン酸化膜２の上に形成し
、素子領域とたる部分以外のシリコン窒化膜３１−選択
的にエツチング除去する。しかる後第２図（ｂ）に示す
ように、酸化により、フィールド酸化膜４ｔ−形成し、
しかる後シリコン窒化膜３を除去する。次にＮ型不純物
を含んだ多結晶シリコン５を成長させゲート電極・配線
となる部分以外をエツチング除去する。第２図（Ｃ）に
示すように、トランジスタを存在させたくないゲート部
分をおおうように、例えばフォトレジスト９でマスクを
し、しかる後、基板と逆導電型の不純物である例えばリ
ンをイオン注入し、基板と逆導電型のＮ型拡散層６を形
成する。フォトレジスト９のマスクにより、トランジス
タを存在させたくない部分においては、ゲート電極に離
れてＮ型拡散が形成されるためトランジスタは形成され
ない。
工程断面図および平面図を示す。第２図（ａ）に示すよ
うに、基板１．例えばＰ型シリコン基板上にα化により
シリコン酸化膜２を形成し、しかる後耐酸化性物質たと
えばシリコン窒化膜３をシリコン酸化膜２の上に形成し
、素子領域とたる部分以外のシリコン窒化膜３１−選択
的にエツチング除去する。しかる後第２図（ｂ）に示す
ように、酸化により、フィールド酸化膜４ｔ−形成し、
しかる後シリコン窒化膜３を除去する。次にＮ型不純物
を含んだ多結晶シリコン５を成長させゲート電極・配線
となる部分以外をエツチング除去する。第２図（Ｃ）に
示すように、トランジスタを存在させたくないゲート部
分をおおうように、例えばフォトレジスト９でマスクを
し、しかる後、基板と逆導電型の不純物である例えばリ
ンをイオン注入し、基板と逆導電型のＮ型拡散層６を形
成する。フォトレジスト９のマスクにより、トランジス
タを存在させたくない部分においては、ゲート電極に離
れてＮ型拡散が形成されるためトランジスタは形成され
ない。
（第２図（Ｃ）においてはゲート電極の両側ともＮ型拡
散層が離れるように示しているが、どちらか片方でも十
分な事は明らかである。）第２図（ｄ）はフォトレジス
ト９を除去した後、通常のＭＯ８構造の製造方法に従い
、層間絶縁膜７ｔ−形成し、コンタクト金あけ、金属配
線８を施したところを示したものである。第２図（ｅ）
は上記製造方法により固定記憶装置の平面図の一例であ
る。（第２図（ｅ）のＢ−Ｂ’の断面図が第２図（ｄ）
のＢ −Ｂ’に相当する）。領域■の部分は、ゲート電
極と拡散層領域が離れて形成されるため、トランジスタ
の形成されない領域となり、回路的には第３１ｇで示し
たようになり、従来の製造方法と同等のものができあが
る。
散層が離れるように示しているが、どちらか片方でも十
分な事は明らかである。）第２図（ｄ）はフォトレジス
ト９を除去した後、通常のＭＯ８構造の製造方法に従い
、層間絶縁膜７ｔ−形成し、コンタクト金あけ、金属配
線８を施したところを示したものである。第２図（ｅ）
は上記製造方法により固定記憶装置の平面図の一例であ
る。（第２図（ｅ）のＢ−Ｂ’の断面図が第２図（ｄ）
のＢ −Ｂ’に相当する）。領域■の部分は、ゲート電
極と拡散層領域が離れて形成されるため、トランジスタ
の形成されない領域となり、回路的には第３１ｇで示し
たようになり、従来の製造方法と同等のものができあが
る。
以上説明したように、本発明のゲート電極を形成した工
程のあとで、ゲート電極部をおおうようにマスクをして
、しかる後基板と逆導電型の拡散層を形成するイオン注
入全行ない、ゲート電極と拡散層を離すことによりトラ
ンジスタを形成しない領域を作るという製造方法により
、従来の高速・高集積度を損なうことなく、論理清報の
変更に対してもゲート電極形成後の工程から行えるとい
うＴＡＴの短かい、半導体固定記憶装置の製造が可能と
なる。
程のあとで、ゲート電極部をおおうようにマスクをして
、しかる後基板と逆導電型の拡散層を形成するイオン注
入全行ない、ゲート電極と拡散層を離すことによりトラ
ンジスタを形成しない領域を作るという製造方法により
、従来の高速・高集積度を損なうことなく、論理清報の
変更に対してもゲート電極形成後の工程から行えるとい
うＴＡＴの短かい、半導体固定記憶装置の製造が可能と
なる。
第１図（ａ）〜（ｄ）及び第１図（ｅ）は各々従来の製
造工程を説明するための工程順断面図及び平面図であり
、第２図（ａ）〜（ｄ）及び第２図（ｅ）は各々本発明
の一実施例を説明するための工程順断面図及び平面図で
あり、第３図は、第１図（ｅ）、第２図（ｅ）の回路を
概略的に示したものである。 なお図において、 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・シリ
コン酸化膜、３・・・・・・シリコン窒化膜、４・・・
・・・フィールド醸化膜、５・・・・・・多結晶シリコ
ン、６・・・・・・Ｎ型拡散層、７・・・・・・層間絶
縁膜、８・・・・・・金属配線、９・・・・・フォトレ
ジスト、■・・・・・・素子形成領域、■・・・・・・
素子分離領域、■・・・・・・素子形成領域８でおおわ
れる領域、である。 蒸ｌ凹 （Ｇ） （６） 第ｌ 囚 （６） 午２ 日
造工程を説明するための工程順断面図及び平面図であり
、第２図（ａ）〜（ｄ）及び第２図（ｅ）は各々本発明
の一実施例を説明するための工程順断面図及び平面図で
あり、第３図は、第１図（ｅ）、第２図（ｅ）の回路を
概略的に示したものである。 なお図において、 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・シリ
コン酸化膜、３・・・・・・シリコン窒化膜、４・・・
・・・フィールド醸化膜、５・・・・・・多結晶シリコ
ン、６・・・・・・Ｎ型拡散層、７・・・・・・層間絶
縁膜、８・・・・・・金属配線、９・・・・・フォトレ
ジスト、■・・・・・・素子形成領域、■・・・・・・
素子分離領域、■・・・・・・素子形成領域８でおおわ
れる領域、である。 蒸ｌ凹 （Ｇ） （６） 第ｌ 囚 （６） 午２ 日
Claims (2)
- （１）半導体固定記憶装置において、ゲートとリース・
ドレイン拡散層を離して、常にＯＦＦ状１’３にする絶
縁ゲート電界効果トランジスタと、ゲートとソース・ド
レイン拡散層ｔｉさず活性化している絶縁ゲート電界効
果トランジスタを備えていることを特徴とする半導体装
置。 - （２）−半導体基板に酸化膜を成長した後、耐酸化性膜
を成長し、所定の領域以外の耐酸化性膜を除去する工程
と、前記耐酸化性膜をマスクとして基板を酸化し、厚い
酸化膜を形成する工程と、前記耐酸化性膜除去する工程
と、多結晶シリコン層を積層し、ゲート電極・配線とな
る部分以外の多結晶シリコン層を除去する工程と、上記
ゲート多結晶シリコン層をおおうようにマスク金し、し
かる後、基板と逆導電型の不純物をイオン注入して、ゲ
ート多結晶シリコンの少くとも一つの側の拡散層を離す
領域と、ゲート多結晶シリコン層に対して自己整合的に
両側に拡散層を形成する領域を同時に形成する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196229A JPS5986254A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196229A JPS5986254A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5986254A true JPS5986254A (ja) | 1984-05-18 |
Family
ID=16354342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196229A Pending JPS5986254A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248251A (ja) * | 1986-04-22 | 1987-10-29 | Nec Corp | 半導体記憶装置 |
-
1982
- 1982-11-09 JP JP57196229A patent/JPS5986254A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248251A (ja) * | 1986-04-22 | 1987-10-29 | Nec Corp | 半導体記憶装置 |
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