JPS6410862B2

JPS6410862B2 -

Info

Publication number: JPS6410862B2
Application number: JP58138643A
Authority: JP
Inventors: Edowaado Guroobusu Sutanrei
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1978-09-05
Filing date: 1983-07-28
Publication date: 1989-02-22
Also published as: JPS5569833A; JPS5962253A; JPS599926B2; US4361876A; JPS5962938A

Description

【発明の詳細な説明】

本発明は、一般的にデータ処理装置の分野に関
するもので、更に詳しく言うと直列入出力（Ｉ／
Ｏ）通信論理装置を具えた単一チツプマイクロコ
ンピユータに関する。マイクロコンピユータは、複雑化した汎用論理
装置であり、それは、産業上の通信装置、大規
模、中規模の計算機の周辺及び端末ハードウエ
ア、自動車及び他の輸送媒体、娯楽及び教育装置
及びその類似物において広範な種類の有効制御装
置を実行するようにプログラムされることができ
る。マイクロコンピユータは、データ処理端末装
置、モデムと処理装置との間の直列データ通信を
益々制御するように使用されつつある。端末装置
或いはモデム間の直列データ通信は、主として
NRZ（非ゼロ復帰、non−return−to−Zero）符
号化装置を使用し、この場合、処理装置（プロセ
ツサ）間の直列通信は、主として２相符号化
（biphase encoding）を利用している。特に、自
動化装置の環境におけるような分布した処理シス
テムは、益々重要となり、高度に信頼性ある２相
様式（biphase format）を処理する能力のある
マイクロコンピユータを提供することもまた益々
重要となり、それは、送信機のクロツクと受信機
のクロツク間の極めて大きな不整合
（mismatch）を黙認することができる。マイクロコンピユータのユニツトの値段が安く
なるにつれて、これらの装置は、あらゆる型の直
列データ通信を制御するために益々注目されるよ
うになつている。NRZ（非ゼロ復帰）と２相方式
との両者を利用する能力を有するマイクロコンピ
ユータを提供することは極めて望ましいことであ
る。然し、競争力ある値段で販売され得るマイク
ロコンピユータを設計する場合に、良品率
（yields）はチツプ・サイズに反比例するから、
必然的にオンチツプ論理装置は、最大限可能なま
で最小化されることになる。従つて、NRZと２
相符号化の両方を適応可能であつて、しかも実行
される最小の論理装置を必要とするマイクロコン
ピユータ直列入出力（Ｉ／Ｏ）通信論理装置の必
要性がある。直列入出力通信論理装置を有する単一チツプ・
マイクロコンピユータにおいて、オンボード・マ
イクロプロセツサ或いはCPUの不必要な割込み
（interruption）の数を最小化することが望まし
い。CPUの不必要な割込みを減少することによ
つて、マイクロコンピユータの能率およびCPU
の総合処理能力（throughput）が増大される。
分布された処理装置（プロセツサ）或いは多重処
理装置構成として知られている幾つかのマイクロ
コンピユータを一緒に接続することが益々普通の
ものとなりつつあり、その場合、マイクロコンピ
ユータは、共通の直列入出力通信線を共用するで
あろう。直列通信が、主CPUと従CPUとの間で
誘導される場合、共用直列入出力線にわたつて送
信される一定のデジタル情報は、すべてのCPU
に対して関心は存在しない。それは、それに対し
て関心のある任意の将来のデジタル通信を受信す
るように、特定的にそれをアドレスしないメツセ
ージの内容を選択的に取消し、直列入出力線が自
由になる時に“励起”（wake up）させるCPU手
段を具えることが望ましい。オン・ボード直列入出力データ通信論理装置を
有するマイクロプロセツサにおいて、実際には、
種々の磁気媒体装置に関連した制御装置により通
常使用されるようないかなる直列データ再生論理
装置においても、マンチエスター符号化データを
精確に、しかも幾つかのデータ速度の任意の一速
度においても復号する能力を有することが望まし
い。周知の先行技術の直列データ再生
（recovery）論理装置は、単発マルチバイブレー
タを使用し、マンチエスタ・データ・ストリーム
（FM或いは２相として知られている）における
転移期間の間、ウインドウ（window）を決定す
る。単発マルチバイブレータは、生産者の許容範
囲（tolerance）、偏差（ドリフト）及び他の問題
を受ける。更に重要なことは、それらは単一周波
数を復調するのを制限する。単発マルチバイブレ
ータに関連した許容範囲問題を回避し、可変デー
タ速度の自動調節を与えるため、全体的に直列デ
ータ再生のデジタル・システムが必要となる。本発明の目的は、単チツプ・マイクロコンピユ
ータにおいて改良した直列入出力通信論理を与え
ることである。本発明の他の目的は、単チツプ・マイクロコン
ピユータにおいてNRZ様式及び２相様式の両者
を処理することが可能である直列入出力通信論理
を与えることである。本発明の他の目的は、多実処理構造において動
作する数個のマイクロコンピユータがそれに関係
のない直列メツセージを選択的に取消し、何時直
列通信線が再び自由になるかを感知させることを
可能とすることである。更に、本発明の目的は、２相符号化データの可
変データ速度を自動的に調節する直列データ再生
回路を提供することである。本発明のこれら及び他の目的は、直列入出力
（Ｉ／Ｏ）通信論理装置を有するマイクロコンピ
ユータを具えることによつて本発明の好ましい実
施例に従つて達成される。ここで通信論理装置
は、NRZ符号化様式の直列入出力線により直列
情報を送受信する手段、及び２相符号化様式にあ
る直列情報を送受信する手段を具える。マイクロ
コンピユータ入出力通信論理装置は、双安定蓄積
手段、及びマイクロコンピユータが直列入出力線
上の直列情報を受信しないことを希望する場合に
双安定蓄積手段を所定の状態にセツトする手段を
具える。マイクロコンピユータ入出力通信論理装
置は、またクロツク周波数を有する２相符号化
データ・ストリームのデータ及びクロツクを分離
するデジタル回路を具え、かようなデジタル回路
は、周波数N、ここでＮは２より大きい正の整
数を有する付加クロツクを与える手段、前記デー
タ・ストリームに応答する入力を有するシフト・
レジスタ、及びシフト・レジスタに応答しデータ
とクロツク信号とを分離するデジタル論理手段、
とから成る。本発明は、添付特許請求の範囲において詳細に
指摘されている。然し、本発明の他の特徴は、添
付図面に関連する下記の詳細な説明を参照するこ
とによつて益々明らかとなり、よりよく理解され
よう。一般的説明第１図は、本発明を具体化した単チツプマイク
ロコンピユータのブロツク図を示す。本発明は、
単チツプ・マイクロコンピユータでなくても実行
されることは理解されよう。本発明の好ましい実
施例は、第１図に図示のマイクロコンピユータ、
モトローラ社MC6801マイクロコンピユータにて
具体化される。第１図に図示のマイクロコンピユータは、中央
処理装置（CPU）１、ランダム・アクセス・メ
モリ（RAM）２、固定メモリ（ROM）３、タ
イマー回路４及び主要機能ブロツクとしての直列
入出力部分５とから構成される。第１図に図示の
マイコンは、また、マルチプレクサ（MUX）
６、内部アドレス・バス７、内部データ・バス
８、及び４個の入出力（Ｉ／Ｏ）ポート１１〜１
４とを具える。CPUは、その入力として、夫々
線２０による主クロツクＥ、線２１，２２による
モード制御信号CC１及びCC２、線２４による割
込み要求信号１、線２５によるノン・マスカ
ブル割込み信号（non−maskableinterrupt
signal）１、線２６による電源供給信号Vcc、
線２７による接地信号Vssを受信する。RAM２
は、電源故障の場合にRAMにデータを保持する
ように線２８によりVcc予備電源を受けとる。ボート１，３及び４は８ビツト・ポートであ
り、ポート２は５ビツト・ポートである。ポート
１に入る８本の線Ｐ１０〜Ｐ１７は、並列入出力
動作にのみ専用される。ポート２〜４に入る線
は、第１図に図示のマイコンを動作させる３個の
可能なモードの１つに依存して異なる方法で構成
される。ポート２は５本の線Ｐ２０〜Ｐ２４を有
し、ポート３は、８本の線Ｐ３０〜Ｐ３７及び２
本の制御線SC１，SC２を有する。ポート３に入
る制御線SC１，SC２は、入力及び出力ストロー
ブ（strobe）として作用する。ポート４は８本の
線Ｐ４０〜Ｐ４７を有する。単チツプ・モードに
おいてポート２〜４のすべての入出力線は、それ
ぞれのポートに関連したデータ方向レジスタ
（data direction register）により入力或いは出
力の何れかに役立つようにプログラムされること
ができる。拡張した非多重モードにおいて、ポー
ト３の線Ｐ３０〜Ｐ３７は外部データバスＤ０〜
Ｄ７として機能する。若し、８本のアドレス線が
このモードにおいて、必要とされない場合には、
残りの線は入出力（Ｉ／Ｏ）として構成されよ
う。拡張した多重モードにおいて、ポート３の線
Ｐ３０〜Ｐ３７は、外部データ・バスＤ０〜Ｄ７
としてまた低位アドレス・バスＡ０〜Ａ７として
両方に作用する。このモードにおいて、ポート４
の線Ｐ４０〜Ｐ４７は、高位アドレス線Ａ８〜Ａ
１５として作用する。若し、８個の高位アドレス
線の何れもがこのモードにおいて必要とされない
場合には、残りの線は入出力（Ｉ／Ｏ）として構
成されよう。３個のすべてのモードにおいて、ポート２の線
Ｐ２０〜Ｐ２４は、このポートに関連したデータ
方向レジスタによつて入力線或いは出力線の何れ
かに構成されることができる。ポート２は、ま
た、後述の方法で、第１図のマイコンの直列入出
力通信能力（capability）及びプログラム可能な
タイマー能力に対してアクセスを与える。第１図のマイコンの前述の説明は、種々の動作
モードを具え、単に一般背景を示したにすぎず、
本発明の直列入出力の特徴的動作は、かような説
明とは別個に完全に理解されることができる。本
発明の直列入出力動作は、ピンＰ２２，Ｐ２３及
びＰ２４のみを介して導入され、これらのピンの
機能は、前述したマイコン動作の特定モードによ
つて影響されない。第２図は、第１図のマイコンのピン出力配置の
概略的表示１５を示す。二重形式（DUAL FORMATS）第１図のマイコンの直列入出力（Ｉ／Ｏ）部分
は、種々のクロツク速度において全２重或いは半
２重にて直列通信を誘導することが可能である。
更に、直列入出力論理は、次の２つの様式の何れ
かの直列動作を取扱うことができる。即ち、 (1) 端末或いはモデム（変復調器）間で代表的に
使用される標準的マーク／スペース（NRZ） (2) 処理装置間の通信に主として使用される自己
クロツキング２相（self clocking biphase） NRZ様式は第７図Ａに図示され、２相様式は第
７図Ｂに図示されている。両様式とも、スター
ト・ビツト（常に０）により始まり、ストツプ・
ビツト（常に１）により終わる。NRZ様式は、
ビツト時間ごとにおけるビツト値に対応する信号
レベルを与える。そのレベルは、復号に際してビ
ツト時間の中間においてサンプルされる。第７図
Ａに図示の例は、NRZ符号化２進数01001101を
示す。その数は最下位ビツト（LSB）に始つて
符号化されることは注目すべきである。ビツト時
間０において信号レベルは高となり、２進数
“１”を示す。ビツト時間“１”において、スト
ツプ・ビツト信号が１バイトの終了を示すまで信
号レベルが低となり、２進数“０”などを示す。
NRZ様式は、送信機と受信機のクロツク間で正
しい動作に対して約3.75％の不整合を黙認するこ
とができる。第７図Ｂは、２相様式における符号化２進数
01001101を図示するものである。２相様式は、ビ
ツト時間ごとに信号レベルの転換と値１を有する
ビツトごとの中心における転換とを与える。２相
様式は、また、２相−Ｍ，FM，Ｆ／2F及びマン
チエスタ様式として知られ、送信機クロツクと受
信機クロツク間で正しい動作に対して25％の差異
を黙認できる。NRZ様式の遊び線（idle line）
は、線路上の一定のマーク記号“１”によつて表
わされることは注目すべきである。２相様式にお
いて、遊び線は、1/2ビツト時間ごとにトグルす
るであろう。マイコン上で２相様式にて通信を送受信する能
力を与えることは特に有利である。２相様式は、
処理装置と処理装置間通信における極めて大きな
クロツク不整合を黙認できるから、それは、例え
ば自動化装置環境のもので発生するような多重処
理装置配置において特に有用である。第３図に関連して本発明を具体化した直列入出
力通信論理装置の一般的ブロツク図が示されてい
る。直列入出力回路は、送信データ・レジスタ
TDR３７、送信シフト・レジスタTDS３８、送
信データ（ストツプ）フリツプ・フロツプ
TDST３９、TBレジスタ４０及びTCカウンタ
制御論理装置４１を具える。直列入出力論理は、
また、受信フリツプ・フロツプRSD３３、受信
シフト・レジスタRDS３４、フリツプ・フロツ
プRDST３５、RBレジスタ３１、RCカウンタ制
御論理３２、及び受信データ・レジスタRDR３
６を具える受信機部分を含む。送信機及び受信機
部分は両者とも周辺データ・バス３０を経て
CPUと通信し、ポート２のピンＰ２２，Ｐ２３、
及びＰ２４を経て外部装置と通信する。データ伝送において、送信される８ビツトデー
タ語は、周辺データ・バス３０から送信データ・
レジスタTDR３７に書込まれる。次いで、８ビ
ツトは、TDR３７から送信シフト・レジスタ
TDS３８に並列に転送され、それはフリツプ・
フロツプTDST３９を経てポート２のピンＰ２
４へのビツト出力をシフトする。TDST３９は、
データ・ストリームを様式化し、スタート・ビツ
ト，ストツプ・ビツトを各送信語に加算する。データ受信において、入力するデータ・ストリ
ームは、ポート２のピン２３を介して入力され、
受信フリツプ・フロツプRSD３３を介して受信
シフト・レジスタ３４を通過し、それは、スター
ト・ビツトがフリツプ・フロツプRDST３５に入
り、データの８ビツトが受信シフト・レジスタ３
４にあり、ストツプ・ビツトがフリツプ・フロツ
プRSD３３に入るまでシフトされる。若し、フ
レーミング誤り或いはオーバーラン条件が存在し
なければ、データの８ビツトは受信シフト・レジ
スタRDS３４から受信データ・レジスタRDR３
６に至るまで並列に転送される。次に、語（ワー
ド）は、RDR３６を周辺データ・バス３０に書
込むことによつてマイクロコンピユータに利用可
能になされる。プログラマブル・オプシヨン本発明の直列入出力論理は、幾つかの重要な特
徴に関連してプログラム可能である。データ通信
様式は、NRZ或いは２相符号化の何れかを利用
するようにプログラムされる。クロツクは、内部
或いは外部クロツクシフト・レジストの何れかを
利用するようにプログラムされる。励起（wake
−up）能力は、使用可能とされるか或いは使用
禁止（disable）される。割込み要求は、送信デ
ータ・レジスタ３７及び受信データ・レジスタ３
６に関し可能化されるか個々にマスクされる。ポ
ート２のピン２２は、可能とされるか或いは使用
禁止される。最後に、ポート２のピン２３及び２
４は、送信機及び受信機部分により単独に直列入
出力動作に供されるか又は使用されない。第１表（後記する）は、マイクロコンピユータ
のクロツク周波数φ２又は外部クロツク周波数の
各々に対する４個の可能なデータ通信速度を示
す。種々のデータ速度及びクロツク周波数は、本
明細書中で更に詳細に説明されよう。データ・リンク構成本発明の直列入出力論理と共に使用されるデー
タ・リンクは、半２重或いは全２重の何れかであ
り、別個のクロツクを使用するかそうでない場合
もある。２相様式及びNRZ様式の両者は、別個
のクロツク線なしで使用されるが、然しNRZ様
式のみは、別個のクロツク線（入力或は出力の何
れか）により使用されてよい。また、クロツクの
みを遠隔装置に送信することは可能である。種々
のデータ・リンク構成は第２表（後記する）に要
約されている。本発明は第１図に図示のマイクロコンピユータ
を使用する多重処理装置構成において励起能力
（wake−up capability）を与える。励起能力と
は、目的のアドレスが特定のアドレスと異なる場
合に共通線上の無関係の処理装置がメツセージの
残余を取消すことを許容することによつて処理装
置の処理能力を増大しようとするものである。若
し、残余のメツセージがそれに対して意図されて
いないことを処理装置が決定した場合、それは、
制御状態レジスタにおいて励起ビツトWUをセツ
トする。励起ビツトのセツトにより、受信部分は
割込まれることなくメツセージの監視を継続す
る。11個の連続した“１”が受信部分により受信
されると、受信部分は励起ビツトWUをクリヤ
し、次のメツセージに対して割込み処理を“励
起”させる。11個の連続した“１”は送信線上の
遊び状態（idle state）を示す。励起能力は、下
記に極めて詳細に説明されよう。詳細な説明第４図に関連して本発明の直列入出力論理の詳
細なブロツク図が示されている。データは、８ビ
ツト・バス４７を経て周辺データ・バス３０から
送信データ・レジスタ３７に移送される。そこか
らそれは送信シフト・レジスタ３８に入力され
る。送信シフト・レジスタ３８からデータは、送
信可能パルスTEにより使用可能とされるゲート
４２を介して直列にシフトアウトされる。ポート
２のピン２４は直列送信線である。直列データは、受信可能信号REによつて可能
とされるゲート４３を介してポート２のピン２３
により受信される。直列入力データは、受信シフ
ト・レジスタ３４にシフトされ、次に受信デー
タ・レジスタ３６に並列に転送される。受信デー
タ・レジスタ３６の内容は、８ビツト・バス４４
により周辺データ・バス３０に送られ、それはマ
イコンの他の部分により利用される。本発明の直列入出力論理は、４個のソフトウエ
ア−アドレス可能レジスタを使用し、それは、第
４図において、制御・状態レジスタ４６、速度・
モード制御レジスタ４５、受信データ・レジスタ
３６及び送信データ・レジスタ３７の形式で示さ
れる。制御・状態レジスタ４６は、８ビツト・レジス
タから成り、その中で単に０〜４ビツトのみが書
込まれている間すべての８ビツトは読出される。
レジスタは、（リセツト）により｜Ｓ｜20（即ち20₁₆＝00100000）に初期設定される。レジスタ内のビツトは下記の如く定義される。

【表】ビツト0WU 次のメツセージを励起。セツトさ
れると、このビツトは励起機能を可能とす
る。11個の連続１の受信によりハードウエ
アによつてクリアされる。WUは、線路が遊
んでいる（idle）場合、セツトされない。ビツト1TE 送信可能。セツトされると、このビ
ツトは、９個の連続１の前文（preamble）
を発生し、送信機の出力を、ポート２のピ
ン２４にゲート可能にする。それは、ポー
ト２のピン２４のデータデイクレクシヨン
レジスタDDR値を１に変更する。ビツト2TIE 送信割込み可能、セツトされると
それは、TDREがセツトされている場合
には２割込みが発生されるのを許容す
る。クリヤされると、TDRE値はバスか
らマスクされる。ビツト3RE 受信可能。セツトされると、それは
ポート２のピン２３を受信機の入力にゲー
トする。それはポート２のピン２３のデー
タデイレクシヨンレジスタDDR値を零に
変更する。ビツト4RIE 受信機割込み可能。セツトされる
とそれは、RDRF或いはORFEの何れかが
セツトされている場合割込み２が発生
することを許容する。クリヤされると、割
込みはマスクされる。ビツト5TDRE 送信データ・レジスタが空。そ
れは、送信データ・レジスタから送信シフ
ト・レジスタに転送がなされるとハードウ
エアによりセツトされる。この転送は、ビ
ツト速度クロツクと同期される。TDRE
ビツトは、状態レジスタを読出すことによ
つてクリヤされ、新しいバイトを送信デー
タ・レジスタに書込む。TDREがクリヤ
されない場合データは転送されない。
TDREはによつて１に初期設定さ
れる。ビツト6ORFE オーバーラン・フレーミング誤
り。オーバーラン或はオーバーランフレー
ミング誤りが発生すると（受信機のみ）、
それは、ハードウエアによつてセツトされ
る。オーバーランは、RDRFフラグ・セツ
トと共に受信データ・レジスタに転送され
る新しいバイトとして定義される。フレー
ミング誤りは、ビツト・ストリームにおけ
るバイト境界がビツト・カウンタRCに同
期化されない場合に発生される。オーバー
ランは、対応するRDRF値によりフレーミ
ング誤りと区別される。RDRF＝ORFE＝
１の場合オーバーランが発生する。RDRF
＝０でORFE＝１であれば、フレーミング
誤りが検出される。ORFEビツトは、最初
状態レジスタを読出し次いで受信データ・
レジスタを読出すか或いは信号に
よつてクリアされる。ビツト7RDRF 受信データ・レジスタRDRが
full。それは受信シフト・レジスタRDS３
４から受信データ・レジスタRDR３６ま
で転送がなされると、ハードウエアによつ
てセツトされる。RDRFビツトは、最初状
態レジスタを読出し、次に受信データ・レ
ジスタを読出すことによつて或いは
RESET信号によつてクリヤされる。速度・モード制御レジスタ４５は、次の直列入
出力変数即ち、ボード速度、様式（format）、ク
ロツク源、及びポート２のピン２２配列を制御す
る。レジスタは、そのすべてが書込み専用である４
ビツトから成り、RESETによりクリアされる。
レジスタの４ビツトは、１対の２ビツトフイール
ドと考えられる。２個の低位ビツトは、内部クロ
ツク用のビツト速度を制御し、残りの２ビツト
は、様式（format）及びクロツク選択論理を制
御する。レジスタの定義は次の通りである。

【表】ビツト０ビツト１ S1，S0 速度選択。これらのビツトは、内部クロツ
クに対するボー速度を選択する。選択され
る４個の速度は、CPUクロツク周波数φ
２の関数である。次の表は利用できるボー
速度を表したものである。若し、外部クロ
ツクが選択される場合（CC1＝CC0＝１）、
速度選択ビツトは取消される。

【表】ビツト２ビツト３ CC1，CC0 クロツク制御・様式（format）選択。こ
の２ビツト・フイールドは、クロツク・様
式選択論理を制御する。次の表はビツト・
フイールドを制御する。若し、CC1＝０の
場合、ポート２のピン２２のDDR値は影
響されない。若し、CC1＝１の場合、ポー
ト２のピン２２のDDR値はCC0の補数に
変化される。

【表】 RBレジスタ RBレジスタ３１は、入力データ・ストリーム
から内蔵されたクロツクを抽出し、受信機同期を
設定するのに使用される８ビツト遅延線である。
下記のブール代数式及び第８図Ａ〜第８図Ｊ及び
第１２図の詳細な論理図を参照するのに、NRZ
様式において、零（０）スタート・ビツトは第３
図（第８図Ｊ２９１〜２９８）のRBレジスタ３
１にクロツクされ、その後、受信可能ビツトRE
がセツトされるかぎり、入力は、ビツト速度にて
トグルすることを示している。RBレジスタ３１
が零（０）スタート・ビツトに応答できるまでに
おおよそ２個の受信送信RTクロツク・サイクル
が必要である（セツトするREはRB入力をター
ン・オンする）。RTクロツクは線１１０（第８
図Ａ）を通じ、ナンドゲートRTにより発生され
る。零（０）が伝播するにつれて、RSE（第８図
Ｉ，１０２）が第3RTクロツクの終りにおいて
セツトされる時に、RB同期が設定される。第
1RSDクロツク（RSDRBE）は、また、第
3RTクロツクの終りにおいて発生され、第1Rθク
ロツクは、第5RTクロツクの終りにおいて発生
される。RSD_c及びRθクロツクは、RBレジスタ
３１が動作している限り3/8ビツト時間及び5/8ビ
ツト時間に発生されるのを継続する。ビツト・カウンタRC（第８図Ｉ２８１〜２８
５）は、Rθの終りにおいて“１”に移行し、連
続するRθごとに増分する。スタート・ビツトは、
RSD中にRBD＋RBEによりクロツクされる。次
のスタート・ビツトの間に再び取得した同期によ
りデータを転送した後正常な同期損失が存在す
る。リセツトするREの効果は、RBがトグリング
（toggling）を停止（ストツプ）し、ビツト速度
クロツクRθとRBD＋RBE信号とに同期損失があ
り、ビツト・カウンタRCがリセツトし、RSD，
RDSシフト・レジスタ３４及びRDSTのすべて
が停止（ストツプ）することである。２相様式に
おいて、全データ・ストリームはレジスタ中にク
ロツクされる。第１図のマイコンがリセツトになつた後、RE
がセツトされる前に、RBレジスタが“１”によ
る記憶（蓄積）を開始する。従つて、ビツト速度
クロツクは発生されず、受信機は機能しない。受
信を設定するには３つの事項が必要である。ａ REは、入力される直列入力データに対しRB
レジスタに順序正しくセツトされなければなら
ない。ｂ直列入力データは、受信同期発生レジスタに
対してビツト速度クロツクの発生を開始させる
ためにあき線（idle line）状態即ちすべて
“１”でなければならない。ｃ直列入力データ・ストリームにおける第１ス
タート・ビツトは、線が少なくとも１ビツト時
間“あき”になる（idle）まで（そうでなけれ
ば同期を設定できない）、発生できない。従つて、REがセツトされた後線路が“あき”
（idle）を保持しなければならない最小時間は、
１ビツト時間である。 REのセツテングに続いて、RSEがセツトされ
る時に同期が設定される。それは、第１の“０”
がRBレジスタを伝播した時に発生し、第1Rθは、
1/4ビツト時間にRSHの立上り端により発生さ
れ、RSEは、3/4ビツト時間にRLGの立上り端に
よりセツトされる。分離フリツプ・フロツプは、
RSH及びRLG（定義は後述）により駆動され、信
号SEPを発生する。信号SEPは、“０”入力デー
タに対して０であり、データ入力が“１”であれ
ば、1/2ビツト時間に5V（ボルト）となる。SEP
のタイミングは、それが受信シフト・レジスタ３
４をRθによつてクロツクされる時、それは、最
後には全体としてNRZ様式に変換されるように
なる。 RSEをセツトすると、ビツト・カウンタRCが
スタートする。RSEは、NRZよりも1/2ビツト時
間後にセツトされ、Rθは1/8ビツト時間後に発生
するから、２相様式用のビツト・カウンタ状態の
位置は、NRZ様式に対して対応するビツト・カ
ウンタ状態を１〜1/8ビツト時間だけ遅れる。か
くして、データは、受信シフトレジスタRDS３
４から受信データ・レジスタRDR３６に転送さ
れ、それは、両様式においてRCの９カウントの
終りにおいて発生し、２相においてNRZにおけ
るよりも１〜1/8ビツト時間後即ち、NRZに対し
てストツプ・ビツトの終り近く、２相に対しては
次のスタート・ビツト近くで発生する。 REをリセツトする効果は、RBレジスタ３１が
トグリング（toggling）（同期損失及びビツト・
クロツクRθを発生する）を停止させ、ビツト・
カウンタRCのリセツトをストツプさせ、RSD及
びRDSTと共にRDS３４の停止をストツプさせ
ることである。２相受信において、すべての内部
機能は、入力するデータ・ストリームから抽出さ
れる信号によつてクロツクされる。結局、RSH
及びRLG（定義は後述される）の両方が発生され
る限り、分離フリツプ・フロツプSEP１０１（第
８図Ｊ）は、適当に作動し、Rθを発生する。 RSEが少なくとも１個のあき（idle）ビツトに
続く、第１スタート・ビツトによりRSEがセツ
トされる時、２相同期が設定される。11個のあき
ビツトはRSEをリセツトするが、データ語は、
10個より多くないあきビツトにより分離される限
り、同期は失われない。 NRZ受信において、内部動作は、各データ語
のスタート・ビツトにより開始され、ストツプ・
ビツトにより終了される。その間のすべての動作
は、独立の内部クロツク速度においてクロツクさ
れる。RSE１０２が、少なくとも２ビツト時間
の遊び状態（idle condition）に続いて“０”ス
タート・ビツトの中間においてセツトされると動
作が開始する。RSE１０２は、次に、RDSレジ
スタ３４から受信データ・レジスタ３６までのデ
ータ転送に続いて直接リセツトされる。 Rθよりも速いデータ速度の場合には、スター
ト・ビツトは、RBレジスタ３１にクロツクさ
れ、それは、次いで直列入出力（Ｉ／Ｏ）制御器
の内部クロツク速度においてRθを発生する次の
８個のビツト時間の間トグルする。データ速度が
Rθより速い場合、ストツプ・ビツト及び次のス
タート・ビツトは、名目上よりも速くRBレジス
タ３１にうまくクロツクされる。Rθ及びRBD
RBEクロツクの対応期間は、結局１〜2RT時間
だけ短くされる。この最高データ速度において
（適当な動作に対して）、RSEはリセツトし、デ
ータは1RT時間速く転送され、次のスタート・
ビツトまでの間の同期は2RT時間速く設定され
る。 Rθよりも遅いデータ速度の場合、スタート・
ビツト及び最初の７個のデータ・ビツトに対する
動作は、データの高速度における動作と同一であ
る。８個のデータ・ビツト及びストツプ・ビツト
中の動作は、最後のデータ・ビツトが“０”であ
るか或いは“１”であるかにより異なつてくる。若し、最後のデータ・ビツトが“０”であれ
ば、Rθの発生、RSEのリセツテイング、データ
の転送は、すべてストツプ・ビツトの中間まで遅
延される。次のスタート・ビツトにより、１デー
タ語を受信するに必要な動作シーケンスを再開始
する。若し、最後のデータ・ビツトが“１”であれ
ば、Rθの発生、RSEのリセツテイング及びデー
タ転送は、すべてそれらの名目上の位置において
発生し、ストツプ・ビツトまでの間何も発生しな
い。次のスタート・ビツトは、受信サイクルを再
開始する。かくして、遅いデータに対して、最後
のデータ・ビツト位置における“１”は、ストツ
プ・ビツトと同様に作用し、スタート・ビツトが
サイクルを再開始するまで、すべてのものは実際
のストツプ・ビツト中を保持する。 TBレジスタ第３図のTBレジスタ４０（第８図Ａ，２０１
〜２０４）は、RESETの終りにおいて開始する
RT速度において、連続的に１から８までカウン
トする４ビツト・カウンタである。外部クロツク
TEXは、TBD（２０４，第８図Ａ）において利
用できる50％デユテイ・サイクル波形であり、従
つて、送信されたデータストリームと同相であ
る。TSHは、各ビツトの終りにおいて発生する
2Xクロツクであり、第８図Ａのノア（NOR）ゲ
ート４２６により発生される。２相様式及び
NRZ様式の単なる相違は、様式化するフリツ
プ・フロツプTDST（第８図Ｊ，１１２）の動作
である。送信機動作に関しては、あき線（idle line）条
件がTEのセツテイング後に設定され、データ転
送がスタート・ビツトの中間において発生するこ
とに注目されたい。TDEが、ストツプ・ビツト
の中間まで供給されない場合、それは、セツトの
まゝであり、TCカウンタに９カウントを保持さ
せ、かくしてデータ転送を禁止する。TDEがリ
セツトされると、次のスタート・ビツトにより送
信が再開する。 TSH・は、何れかの様式に対するビツト境
界ごとにTDSTに対してTSHOからのデータに
クロツクする。そして、２相様式の間のみは、
TSH・Tθは、TDSO＝１或いは線路があき線の
場合、或いは各ストツプ・ビツトごとの間、トグ
ル（toggle）をクロツクする。２相様式或いはNRZ様式の何れかにおいて、
送信機は、本質的に送信機出力段である様式化フ
リツプ・フロツプを除いてNRZ様式で動作する。
TDSTは、RSH（それはRθ速度の２倍において
発生する）によりクロツクされ、１つおきの
RSHはRθと一致する。送信機は、TSEがセツトされない限り１を出
力する。TSEは、TCカウンタが10カウントに達
するとセツトされ、TE＝１である限りセツトを
保持する。従つて、10個の１の前文（preamble）
は、TEが最初にターン・オンされる時に送信さ
れる。若しある語が送信データ・レジスタ３７に
書き込まれていない場合10個の１のうち初期の前
文（preamble）後の任意時間にTCカウンタは９
カウントを保持し、TDSTは絶えず１を出力す
る。割込み論理直列入出力（Ｉ／Ｏ）制御器は、割込みIRQ２
によつてCPUと通信する。若し、受信機割込み
が、RIEにより、WUをリセツトすることによつ
て可能とされた場合、オーバーフロー或いはフレ
ミング誤りがオア（OR）ビツトをセツトする時
或いは受信シフト・レジスタ３４から受信データ
レジスタ３６に至る有効語の転送がRDRFビツト
をセツトする時は常にIRQ２割込みが発生され
る。若し、送信機割込みが、TIEをセツトするこ
とによつて可能とされる場合には、送信データ・
レジスタ３７から送信シフト・レジスタ３８に至
るデータ転送がTDREビツトをセツトする時は
常にIRQ２割込が発生される。“励起（wake
up）”ビツトWUの使用は、データリンクの設計
によつて決定される。メツセージの最初の部分を
検討した後、若しCPUが、メツセージの残りに
更に興味を持たずWUをセツトすることを確かめ
る場合には、それ以上のすべての割込みは、線路
があきになるまで禁止される。WUビツトは、11
個の後続の“１”が受信される時常にハードウエ
アによつてリセツトされるか或いはソフトウエア
によつてリセツトされる。３個の割込みビツトRDRF，ORFE及びTDRE
の各々は、制御・状態レジスタ４６が読出される
たびにセツトされ、他方その関連ビツトもまたセ
ツトされる従属ビツトを有する。RDF及びOR割
込みビツト及びそれらの従属ビツトは、受信デー
タ・レジスタ３６が読出され、他方その関連従属
ビツトがまたセツトされる時常にリセツトされ
る。TDE割込みビツト及びその従属ビツトは、
送信データ・レジスタ３７が書込まれ他方その従
属ビツトがセツトされる時常にリセツトされる。ピン制御論理ポート２の制御に関し、RESETの終りにおい
て直列入出力（Ｉ／Ｏ）制御器は、制御ビツト
RE，TE，CC１及びCC０により定義される動作
モードに依存しポート２の１〜３ピンのCPU制
御を無効にする。RE及びTEは、デユプレツクス
（duplex）構成を決定し、他方、CC１及びCC０
は、外部クロツク構成を決定する。ポート２のピン２２は、外部的に発生されたク
ロツクを入力するか或いはＩ／Ｏ制御器によつて
発生されたクロツクを出力するかの何れかに使用
される。CC１＝“０”の場合、このピンは、
CPUによつて制御されるが、CC１＝“１”の場
合、このピンは、外部入力を入力するか或いは内
部クロツクを出力するかの何れかに使用される。 CC１＝“０”の場合、Ｉ／Ｏ制御器は、ピン２
２を使用せず、従つてCC１・DDR２結合器は、
CPU制御信号WP２，DDR２が伝送ゲート８６，
８７、インバータ８８、ノアゲート８５，８９か
ら成るピン２２の方向性ラツチの状態を決定する
のを許容する。CC１＝“１”の場合、CC０制御
ビツトは、データ方向性ラツチの状態を決定す
る。ノア・ゲート９０，９１、インバータ９２〜９
４及び伝送ゲート９５から成るピン・データ出力
レジスタは、CC１＝“０”の場合CPUデータを
処理し、CC１・CC０＝“１”の場合内部的に発
生したクロツクを出力する。CC１・CC０
＝“１”の場合、ピン２２は、外部的に発生した
クロツクを入力し、データ出力レジスタは、出力
ドライバが三状態（tri−state）にあるから（即
ち極めて高インピーダンスにある）、“差支えな
い”（don′t care）状態にある。データ入力バツフア９６は、あらゆる動作状態
のもとでピン２２上の外部信号を入力する。然
し、それが実際に外部クロツクの場合即ちCC
１・CC０＝“１”の場合、それは、モード制御論
理によつて通過されるのみである。ポート２のピン２３は、Ｉ／Ｏ制御器が全２重
或いは半２重受信モードにある場合、直列データ
を入力するのに使用される。制御ビツトRE＝
“１”である限り、ノア・ゲート９８、インバー
タ９９及び１０６、伝送ゲート９７及び１００か
ら成るピン２３のデータ方向性ラツチDDR２３
は、出力ドライバを三状態モードに保持する。
CPUは、RE＝“０”の場合DDR２３を制御する。
データ入力バツフア１０４は、あらゆる条件のも
とでピン２３における外部信号を入力する。ポート２のピン２４は、Ｉ／Ｏ制御器が全２重
或いは半２重送信モードにある場合直列データを
出力するのに使用される。TE＝“１”である限
り、インバータ１０７、ノア・ゲート１０８及び
伝送ゲート１０５から成るピン２４のデータ方向
性ラツチは、出力状態に保持され、直列データ
TDSTは、ノア・ゲート１１０、インバータ１
１３及び１１４、伝送ゲート１１１，１１２及び
１１５から成るピン２４のデータ出力レジスタに
入力される。TE＝“０”の場合、CPUは制御状
態にある。クロツク全クロツキング管理装置は第１２図に示されて
いる。速度・モード制御レジスタ４５（第４図及
び第５図）における４ビツトは、高速クロツク
RT（第８図Ａの線１１０により発生される）の
電圧源及び周波数を決定する。RTは、50％デユ
テイ・サイクル・クロツクであり、送信データ速
度の正確に８倍、受信データ速度の約８倍であ
る。送信機クロツクは次の通りである。 TSH データ速度の２倍のパルス列であり、
様式化するフリツプ・フロツプTDSTを
クロツクするのに使用される。 Tθ ビツト・カウンタTCを駆動するビツト
速度クロツク Tout 遠隔装置に伝送するのに利用できるデー
タ・ビツト速度の50％デユテイ・サイク
ル・クロツク受信機クロツクは次の通りである。 RSH 受信データ・ストリームにおいて２相
“１”ごとに発生される２パルス。このク
ロツクは、NRZ様式には存在せず、RSH
は第８図ＪのインバータRSHにより発生
される。 RLG 受信データ・ストリームにおいて２相
“０”ごとに発生される１パルス。NRZ様
式においてRLGはRθに等しく、RLGは第
８図ＪのインバータRLGにより発生され
る。 Rθ 受信データ・ストリームから抽出され、
RCカウンタ３２、受信シフト・レジスタ
３４及びスタート・ビツト・フリツプ・フ
ロツプRDST３５を駆動する内蔵クロツ
ク。Rθは、第８図ＪのインバータRθによ
り発生される。 RBDRBE 分離（即ちdeformat）フリツプ・
フロツプRSD３３を駆動するクロツクで
あり、Rθと同一速度であるがより中点ビ
ツト（mid−bit）に近い。RBD及びRBE
は、夫々第８図Ｊのフリツプ・フロツプ
RBD，RBEにより発生される。具備された５個の高速クロツクのうち、４個の
クロツクはマイコン・タイマ４に分岐され、第５
番目のクロツクは外部クロツク源から入力される
ことができる。すべてのクロツクは、50％デユテ
イ・サイクルを有し、データ速度の８倍である。
タイマの４個のクロツクは、Ｔ０，Ｔ３，Ｔ６及
びＴ８と呼ばれ、夫々、２，１６，１２８及び５
１２で分割されたφ2（CPUクロツク）に一致す
る。第８図Ａ乃至第８図Ｊは、本発明の直列Ｉ／Ｏ
（入出力）論理装置の個々の部分を示す。個々の
図面は、第９図に示された方法で１緒につなぎ合
わされ、第１図の単チツプマイコンの完全な直列
Ｉ／Ｏ論理図を構成する。第８図Ａ乃至第８図Ｊ
の論理図を与えると、通常の当業技術者は、
MOSFET技術（金属酸化物半導体電界効果トラ
ンジスタ）のような実在する回路技術により本発
明の直列Ｉ／Ｏ論理を実行することが可能とな
る。第８図Ａ乃至第８図Ｊに図示の論理と回路素
子との間の内部接続の詳細な説明は、記述を複雑
化するのみである。然し、第３図の一般ブロツク
図に関して図示され、説明された種々の構造は、
第８図Ａ乃至第８図Ｊの詳細な論理図において強
調されている。第８図Ａは、フリツプ・フロツプ２０１〜２０
４から成る４ビツトTBレジスタである。第８図Ｂは、フリツプ・フロツプ２１１〜２１
５から成るTCカウンタ制御論理回路である。第８図Ｃ及び第８図Ｄは、フリツプ・フロツプ
２２１〜２２４から成る速度・モード制御レジス
タを示す。また、フリツプ・フロツプ２３１〜２
３８から成る制御状態レジスタが第８図Ｃ及び第
８図Ｄに示されている。第８図Ｅは、フリツプ・フロツプ２４１〜２４
８から成る受信データ・レジスタ、及びフリツ
プ・フロツプ２５１〜２５８から成る受信シフ
ト・レジスタを示す。第８図Ｆは、フリツプ・フロツプ２６１〜２６
８から成る送信データ・レジスタ、及びフリツ
プ・フロツプ２７１〜２７８から成る送信シフ
ト・レジスタを示す。第８図Ｇは、ポート２のＩ／Ｏピン２２の結合
パツド３２０及びV_DDパツド３０３、V_SSパツド
３０４を示す。V_DD及びV_SS信号は、第８図Ａ乃
至第８図Ｊに図示の論理全般にわたつて必要な時
に分配されることは理解されよう。第８図Ｈは、ポート２のＩ／Ｏピン２３の結合
パツド３２１及びＩ／Ｏピン２４の結合パツド３
２２を示す。第８図Ｉは、フリツプ・フロツプ２８１〜２８
５から成るRCカウンタ制御論理を示し、更に、
RSEフリツプ・フロツプ１０２を示す。第８図Ｊは、フリツプ・フロツプ２９１〜２９
８から成るRBレジスタを示す。第８図Ｊは、ま
た、SEPフリツプ・フロツプ１０１、RSDフリ
ツプ・フロツプ１１１及びTDSTフリツプ・フ
ロツプ１１２を示す。第１０図は、結合パツド３２３及び関
連回路を示し、線３００上にRESET信号、線３
０１上にMODL信号、及び線３０２上にVR_BIAS
を発生する。RESET信号は、第８図Ａ乃至第８
図Ｊの論理図において時にはPOR信号と呼ばれ
ている。マイコンの他の部分（図示せず）に接続する第
８図Ａ乃至第８図Ｊの線は次に説明される。第８
図Ａにおいて、TMR信号は、線４００により伝
送され、信号Ｔ０，Ｔ６，Ｔ３，Ｔ８は、夫々線
４０１−４０４により本発明の目的と関係のない
目的のためにマイコン・プログラム可能タイマ４
（第１図）に伝送される。第８図Ｄにおいて、割
込み制御信号は、線４１０によりプログラ
ム可能タイマに伝送される。第８図Ｆにおいて、
周辺データ・バス３０の個々の線は、そのバスが
データを直列Ｉ／Ｏ論理に送受させるものである
が、PDB０−PDB７と同一である。第８図Ｉに
おいて、線４１５により送られる信号PC２は、
ポート２における３個のプログラム制御ビツトの
１つを示し、プログラム制御ビツトは、本発明の
目的と関係のない方法でマイコンの動作モードを
プログラムするのに使用される。また第８図Ｉに
おいて、線４１６上に信号IRSBが示されてお
り、その信号は、単にCPUによつて発生される
制御信号にすぎない。更に、第８図Ｉにおいて、
Ａ１−Ａ４と指定されたマイコンの内部アドレス
線及びＲ／Ｗと指定された読出し／書込み制御線
の幾つかゞ示されている。第１１図は、マイコンの内部動作用に使用され
るクロツク信号φ1及びφ2を発生するクロツク発
生器４２０を概略的に図示したものである。信号
φ1及びφ2は、主クロツクＥから発生され、Ｅと
φ1，φ2との間の関係は、第１３図に示されてい
る。好ましい実施例の動作初期設定及びリセツト直列Ｉ／Ｏ制御器は、動作に先だつてマイコン
のROMのソフトウエアによつて初期設定される
べきである。このシーケンスは、通常次の事項か
ら成る。 (1) 所望の動作制御ビツトを速度・モード制御レ
ジスタ４５に書込むこと。 (2) 制御状態レジスタ４６において所望の動作制
御ビツトを書込むこと。送信機可能ビツト
（TE）及び受信機可能ビツト（RE）は、専用
動作のためにセツト状態にしておかれる。リセツト動作のフローチヤートについての第１
４図が参照される。送信データ・レジスタ３７、
受信データ・レジスタ３６をリセツトする間、速
度・モード制御レジスタ４５及び制御状態レジス
タ４６の両者におけるすべての状態ビツト及び制
御ビツトは、送信データ・レジスタ３７が空
（empty）であることを示すようにセツトされて
いる制御ビツトTDEを除いてリセツトされる。
更に、TBレジスタ４０がリセツトされ、RBレ
ジスタ３１はストツプされ（リセツトではない）、
ポート２の直列Ｉ／Ｏピン（Ｐ２２，Ｐ２３及び
Ｐ２４）は、入力として構成される。外部クロツ
クは、Ｐ２２から利用可能であるが、RBレジス
タ３１は、クロツクがこの時間中にタイマ４から
利用可能ではないからストツプされる。可能な外部クロツクの他にまたクロツク速度以
上の４個のクロツク（φ2の約数）は、リセツト
の終りにおいてタイマ４から利用可能となる。
MCR＝０であるから、最高速度クロツクTθ（＝
φ2２）がモード論理により高速クロツクRTと
して選択される。RTは、中連続的に動
作するRBレジスタ及びTBレジスタの両方をク
ロツクする。RBレジスタへの入力は、REがセツ
トされるまで“１”に保持され、他方の、TBレ
ジスタは引続きカウントする。 TSH及びTθは、TBレジスタから論理的に抽
出され、夫々様式化するフリツプ・フロツプ
TDST１１２（第８図Ｊ）、送信機ビツトカウン
タTC（第８図ＢのTCA乃至TCD）をクロツクす
るのに使用される。第10番目のTθクロツクごと
に送信シフトレジスタクロツクTSθを発生させる
送信機ビツト・カウンタ論理によつて送信シフ
ト・レジスタ・クロツクは抑圧される。リセツトの終りにおいて直列Ｉ／Ｏ制御器は最
高速度で動作している送信機ビツト・カウンタに
より低下（degenerate）モードにて機能してい
ることが理解される。様式化するフリツプ・フロ
ツプTDST１１２は、適当に構成されていない
ポート２のピンにより２相様式にてトグルする。
受信機RBレジスタは、また、最高速度にてクロ
ツクされているが“１”によりみたされており、
従つて任意状態を保持している非様式化（de−
formatting）フリツプ・フロツプRSD１１１
（第８図Ｊ）に対してクロツクを発生することは
できない。重要な動作は、速度・モード制御レジスタ４５
における４個の制御ビツトの書込みにより開始す
る。これらのビツトCC１，CC０，Ｓ１，Ｓ０
は、所望のクロツク源及び速度を選択し、データ
様式を決定し、必要なクロツク・ピンＰ２２に配
置される。次に、５個の制御ビツトが制御状態レ
ジスタに書込まれ、モード明細を完了する。これ
らビツトの中の２つ（TIE及びRIE）は、割込み
がマスクされているかどうかを決定する。他の２
ビツト（RE及びTE）は、動作が半２重（送信中
が受信中の何れか）或いは全２重であるかどうか
を決定する。第５番目のビツトWUは、励起
（wake−up）モードに使用され、その励起モー
ドは受信動作にて説明されよう。送信動作送信動作は、制御状態レジスタ４６における
TEビツトにより可能とされる。このビツトは、
セツトされると、直列送信シフト・レジスタ３８
の出力をポート２のピン２４にゲートし、ポート
２に対してデータ方向レジスタ値よりも優先す
る。に続いて、速度・モード制御レジスタ
４５及び制御状態レジスタ４６の両者は、所望の
動作用に配列されるべきである。かような手順中
にTEビツトをセツトすると、前文（preamble）
である“１”の９ビツト・ストリングを先づ送る
ことによつて直列出力を開始する。前文に続いて
内部同期が設定され、送信機部分が動作用に準備
される。この時点にて２つの場合のうちの１つが存在す
るに至る。 (1) 若し、送信データ・レジスタ３７が空
（TDRE＝１）の場合、１の連続ストリングが
送られ、あき線であることを示す。或いは (2) 若し、データが送信データ・レジスタ３７
（TDRE＝０）に負荷される場合、語（ワー
ド）は、送信シフト・レジスタ３８に送られ、
データの伝送を開始するであろう。転送それ自身の間には、０スタート・ビツトが
先づ送られる。次にストツプ・ビツトまで続く８
データ・ビツト（０ビツトにより開始する）が送
られる。送信データ・レジスタ３７が空になつた
場合、ハードウエアはTDREフラグ・ビツトを
セツトする。若し、マイコンCPU１が適当な時間内にフラ
グ・ビツトに応答する動作をやめた場合（送信デ
ータ・レジスタ３７から送信シフト・レジスタに
至る次の正常な転送が発生すべき時には、
TDREはまたセツトされる）、多くのデータが送
信データ・レジスタ３７に供給されるまで、多数
の１に続いて“スタート”ビツト時間に１（０の
代りに）が送られる。TDREが１のまゝを保持
する限り０は送られないであろう。直列出力が、ビツト時間ごとに、１が送られて
いる場合には1/2ビツト時間にトグルすることを
除いて、２相モードは前述したように動作する。半２重送信動作の概要を示す第１５図のフロー
チヤートを参照する。TEがセツトされると、送
信ピン２４は、DDR２４を０に保持することに
よつて出力に配列される。TEがセツトである限
り、DDR２４及びピン２４の両者のCPU動作は
禁止される。 TEをセツトすると、また送信ビツト・カウン
タTCをリセツトから開放する。TCは、Tθクロ
ツク速度においてTE＝１の間絶えずカウントし、
状態ビツトTDEがセツトである限り９カウント
に保持される。TSEが９カウントの間、セツト
される時、送信（伝送）同期が設定される。
TDE＝１により発生される割込みが使用される
場合、新しいデータ語（ワード）は、送信デー
タ・レジスタ３７に負荷され、TDEはリセツト
される。TDEをリセツトすると、TCがカウント
を再開するのを許容する。 TSH４２６（第８図Ａ）が、スタート・ビツ
トを様式化フリツプ・フロツプTDST１１２
（第８図Ｊ）にクロツクする時、TC１０−カウン
トの中央において送信を開始する。データ語は、
１０−カウントの終の終りにおいて送信データ・
レジスタ３７から送信シフト・レジスタ３８まで
転送される。若し、データが２相様式にて送信さ
れるようになつている場合に、TC１０−カウン
トの終りにおいて正常に発生したTDSTトグル
は禁止され、かくして各TCカウンタ状態の中間
点において送信されたデータ・ビツト境界を設定
する。NRZ様式において送信されたビツト境界
は、またTCカウンタ状態の中間点において設定
される。しかし、こゝには、TDS０が状態を変
更した後発生する次のTSHクロツクの後縁即ち
TS０クロツク間に発生するTSHクロツクの後縁
上の状態を単に変更可能にする制御要素が存在す
る。受信動作受信動作は、速度・モード制御レジスタ４５を
先づ配列し、次いで制御・状態レジスタ４６にお
けるREビツトに１を書込むことによつて受信動
作が可能とされる。NRZ様式において、受信機
は、直ちにデータを受入れるように準備される。
しかし、２相様式においては、少なくとも１ビツ
ト時間の間に受信機が同期発生を許容するように
あき線（idle line）を提供する（1/2ビツト時間
にトグルする）ことが必要となる。受信機のビツト間隔は、内部同期用に８個の副
間隔（sub−interval）に分割される。標準的な
非２相モードにおいて、受信されたビツト・スト
リームは、直面する最初の０（スペース）の前縁
に同期化される。ビツト時間ごとの略々中心は、次の10ビツトの
間ストローブされる。若し、第10番目のビツトが
１（ストツプ・ビツト）でない場合、フレーミン
グ誤りが想定され、ORFEがセツトされる。
RDRFは、フレーミング誤りに対してセツトされ
ないことに注意すべきである。若し、第10番目の
ビツトが１の場合には、データは受信データ・レ
ジスタ３６に転送され、割込みRDRFがセツトさ
れる。若し、RDRFが次の第10番目のビツト時間
においてまだセツト状態であれば、ORFEがセツ
トされ、オーバーラン（over−run）が発生して
いることを示す。CPU１が、受信データレジス
タ３６を読出すことに続いて制御・状態レジスタ
４６を読出すことにより何れかのフラグ（RDRF
或いはORFE）に応答する場合、RDRF（及び
ORFE）がクリヤされるであろう。２相モードにおいて、転換間隔が８個の副間隔
（sub−interval）のうちの６個より多いか少ない
かを決定しなければならない。１組の短い間隔は
１として定義され、他方長い間隔は０として定義
される。若し、REが１のストリング中セツトさ
れる場合、受信機はビツトと中間点ビツト境界を
区別することはできない。適当なビツト同期は、
最初長い（０）転換間隔を発生する。０に追随し
た８個の１が受信されるとバイト境界への同期が
発生する。受信の半２重モードにおける動作の概要につい
て第１６図が参照される。REがセツトされると、
受信データピンのＰ２３は、DDR２３を“１”
に保持することによつて入力できるように配置さ
れる。REがセツト状態である限り、DDR２３及
びＰ２３の両方のCPU動作は、禁止される。RE
をセツトすると、またRBレジスタ３１は入力線
上のデータにクロツクを開始することを許容す
る。残余の受信モードの説明は、NRZ動作及び
２相動作に分離される。あき線が０に移行し、スタート・ビツトの到着
を示す場合、NRZ受信動作が開始する。受信機
の同期は、スタート・ビツトの略々中央において
RSEをセツトすることによつて設定される。Rθ
は、REがセツトである限り絶えず動作している
RBレジスタ３１から論理的に抽出される。Rθ
は、受信シフト・レジスタ３４及び受信ビツト・
カウンタRCをクロツクする。NRZ様式におい
て、分離フリツプ・フロツプRSD１１１（第８
図Ｊ）は、単にストツプ・ビツトを保持するよう
に受信シフト・レジスタ３４のもう１つのビツト
として作用し、それは、Rθより1/4ビツト時間だ
け進んでいるRBDRBEによりクロツクされる。 NRZ受信において、入力するスタート・ビツ
トは、RBレジスタ３１の入力であり、RSE１０
２をセツトすることによつて１フレームを同期さ
せる（第８図Ｉ）。フレームの次の９ビツトに対
して、RBレジスタ３１は、Rθ及びRSDクロツク
を発生するようにトグルする。データ・ストリー
ムは、RSD１１１、受信シフト・レジスタ３４
及びRST２５０にクロツクされる。若し、フレ
ーミング誤りが存在しない場合、８個のデータ・
ビツトは受信データ・レジスタ３６に転送され、
RBF状態ビツトがセツトされ、１つの正しい語
の受信を示す。若し、フレーミング誤りが発生し
た場合、或いは先のRDFが供給されずリセツト
されない場合には、オア（OR）状態ビツトはセ
ツトされオーバーランを示す。RSEは、RC１０
−カウントをリセツトする。２相受信機動作は、少なくとも１個の“１”に
先行された“０”の受信により開始する。受信機
の同期は、スタート・ビツトの略々中央において
RSE１０２をセツトすることにより設定される。
RSH及びRLGは、RBレジスタから論理的に抽出
され、分離フリツプ・フロツプSEP１０１を制御
するのに使用される。分離用論理は、受信機ビツ
ト・カウンタRCを駆動する受信機ビツト・クロ
ツクRθを発生する。RSHは、２相データ様式を
NRZ様式に変換するRSDフリツプ・フロツプ１
１１をクロツクする。受信シフト・レジスタ３４
及びRDST３５上でこの時点から、RSE１０２
が１０−カウントの間自動的にリセツトされずス
タート・ビツトの間セツトされることを除いて、
NRZ動作モードにおけるように機能する。全２重動作は、RE及びTEの両方をセツトする
ことによつて開始される。送信機の動作は、デー
タ様式及び速度を除けば受信機と独立している。励起動作（wake−up operation）励起能力は、共通線上の無関係のCPUの処理
が送信されるメツセージの残部を無視させること
によつて多重処理装置の適用にあるCPUの処理
能力を増大させようとするものである。励起の特
徴を喚起したいプロセツサは、励起ビツトWUを
制御状態レジスタ４６にセツトする。励起ビツト
のセツトにより、受信機部分はメツセージの処理
を継続し、RDRFフラグビツトをセツトしない。
これは、プロセツサからメツセージを効果的にマ
スクする。10個の連続した１を受信すると、受信
機部分は励起ビツトをクリヤし、かくして正常な
フラグ動作を可能にする。第６図を参照するに、
こゝでは、主（master）CPU５００が従
（slave）CPU５０５とのみ通信している。従
CPU５０３及び５０４は、直列バス５０２上の
メツセージを無視する（ignore）。励起動作中送信機プロセツサの仕事を考慮する
ことは重要である。“メツセージ”は、励起動作
にある受信機がその励起ビツトをクリヤするのに
充分な期間、送信線がメツセージ内であき
（idle）に移行しないような方法で送信文字の記
号列（string）から成るものと考えられる。励起
ビツトは、10個の連続した１のストリングによつ
てクリヤ（或いはリセツト）される。データ及び
ストツプ・ビツトの両方が、10個の１の総数をカ
ウントすることを理解することが重要である。ソ
フトウエアを供給すると、送信機は、TDREが
“１”に等しいことを検出することにより送信デ
ータ・レジスタ３７において次の文字を記憶する
であろう。送信線は、10ビツト時間（１つのスタ
ート・ビツト、８個のデータ・ビツト、１つのス
トツプ・ビツト）をシフト・アウトしてビジイ
（busy）に保たれ、その時に、若し、送信機が使
用されない場合に、線路はあき（idle）に移行す
るであろう。若し、送信された最後のバイトがす
べて１（即ち、FF₁₆＝11111111）であれば、送信
機は、受信機が10個の連続した１を見る前に
TDRFフラグに応答するのに全体として10ビツ
トの時間がかかる。若し、データの最上位ビツト
が０であれば、送信機のサービス・ルーチンは、
励起ビツトに影響を及ぼす前にTDREフラグに
応答するのに全体として12ビツトの時間がかゝ
る。これら２つの場合は、それぞれ受信機を励起
状態に保持するために送信機のサービス・ルーチ
ンによつて必要とされる最大、最小の応答時間を
示す。所定のメツセージの最後の文字が送られた後、
次のメツセージを始めるまでの必要な時間の間、
線路を遊ばせることもまた送信機の仕事である。
応答時間があるから、必要な時間はデータいかん
で決まる。若し、送られた最後のバイトがすべて
１であれば、送信機は、次のメツセージを始める
前に全体として12ビツト時間待たなければならな
い（TDREフラグを伝達した後）。送られた最後
のバイトの最上位ビツトが０であれば、最大待時
間が必要である。この条件により、送信機は、次
のメツセージを始める前に全体として20ビツト時
間待たなければならない。励起モードを喚起したい受信機サービス・ルー
チンは、それが特定のメツセージ用のアドレスで
ないことを決定した後、この決定をする。受信機
のルーチンは、次いで励起ビツトをセツトするこ
とによつてメツセージの残部を効果的に無視する
であろう。励起ビツトは、送信線路があき
（idle）であればセツトできないことを理解する
ことは重要である。励起ビツトのセツトにより、
RDRFフラグ・ビツトは、メツセージの残余中に
セツトされないであろう。若し、RDRFフラグ・
ビツトがクリヤされると、ORFEビツトは、ま
た、励起により禁止される。若し、励起が、
RDRFフラグ・ビツトをクリヤすることなく喚起
される場合、ORFEビツトは、現メツセージの次
の文字の受信によりセツトされよう。受信機部分
が伝送線上の10個の連続した１を検出する場合、
励起ビツトは、クリヤし、RDRFフラグ・ビツト
は次のメツセージの最初の文字の受信によりセツ
トされよう。種々の動作状態リセツト中、マイコンは、初期状態にセツトさ
れ、能動信号は、チツプに電源が印加される限り
動作する単にクロツクφ1及びφ2にすぎない。リ
セツトの終りにおいて、タイマ・カウンタはクロ
ツクφ2の立上り端により動作を開始する。一般
的に、直列Ｉ／Ｏ動作の開始は、２個或いは３個
の書込み命令の実行を必要とするが、直列Ｉ／Ｏ
は、最高のデータ速度において２相様式のリセツ
トになるから、１個の書込み命令のみにより開始
させることは可能である。16個のデータ・モード
が可能である。即ち、２相のそれぞれに対する４
個のデータ速度（第１表参照）、NRZ（クロツク
なし）、NRZ（内部クロツク）及びNRZ（外部ク
ロツク）である。リセツトの終りにおいて、直列Ｉ／Ｏの最初の
所望の使用法が、最高のデータ速度における２相
データを受信することになつている場合、このモ
ードは１個の書込み命令により設定されることが
できる。REはセツトすると、受信モードを設定
する。RBレジスタ３１は、RTクロツクがスタ
ートするや否や、“１”による書込みを開始する
から、少なくとも１個の遊び（idle）ビツトは、
スタート・ビツトの立上り端上でRLGパルスの
発生を保証するようにスタート・ビツトを先導し
なければならない。若し、スタート・ビツトが高
い値になることがあれば、最初のRLGを発生す
る立上り端は存在しないであろうし、また同期は
設定されないであろう。若し、MCR＝０でないモードが所望されるか
或いは現モードが変更されることになる場合に
は、２個の書込み命令即ち、速度・モード制御レ
ジスタ４５用の１つと、制御・状態レジスタ４６
用の１つとが実行されなければならない。様式及
びデータ速度は、前者により決定され、２重及び
制御モードは後者により決定される。 MCR＝１，２及び３の波形は、速度・モード
制御レジスタがまた書込まれなければならないか
ら、REのセツテングが５×φ2倍だけ遅延される
ことを除外すれば、MCR＝０の場合と同様であ
る。NRZ動作（MCR４）の開始は、REがセ
ツトされるとすぐリセツト後発生することができ
る。データ、制御及び２重モードを設定する外に、
送信データ・レジスタ３７にデータを書込むこと
が必要である。できるだけ早く送信を開始するこ
とが所望されている場合、データ語は、送信デー
タ・レジスタ３７に書込まれ、次いで制御・状態
レジスタ４６のビツトは、TDRE＝０及びTE＝
１に配列されるべきである。制御・状態レジスタ
をロードする前に送信データ・レジスタをロード
すると、データ転送及びデータ送信を直ちに開始
することを許容する。若し、送信が割込み駆動される場合は、TDE
はセツトのまゝであり、割込みサービス・ルーチ
ンは、送信データ・レジスタ３７の書込みを処理
する。直列Ｉ／Ｏは、割込みサービス・ルーチンがそ
の動作を監視することを許容する。送信機割込み
は、TIEをセツトすることにより可能とされ、受
信機割込みは、RIEをセツトすることにより可能
とされる。若し、ポーリング動作が所望されている場合に
は、割込みは、TIE或いはRIE、又は両者をリセ
ツトすることによつて禁止される。第１７図は、第８図Ａ乃至第８図Ｊの詳細な論
理図、例えば第８図Ｊにおいてフリツプ・フロツ
プRBA−RBHを実行するのに使用されるような
Ｄフリツプ・フロツプの詳細な回路図を示す。第１８図は、リセツトをもつたＤフリツプ・フ
ロツプ、例えば、第８図Ａにおいてフリツプ・フ
ロツプTBA−TBDを実行するのに使用されるよ
うなＤフリツプ・フロツプに対応する詳細な回路
図を示す。第１９図は、セツト及びリセツトを有し、例え
ば、フリツプ・フロツプTSE４２７（第８図Ｂ）
及びRDF２３５（第８図Ｄ）を実行するのに使
用されるような結合されたラツチに対応する詳細
な回路図を示す。第２０図は、，入力を有する結合ラツチ、
例えば、第８図Ｉのフリツプ・フロツプRSE１
０２を実行するのに使用されるようなラツチに対
応する詳細な回路図を示す。第２１図は、リセツトを有し、例えば、第８図
Ｅのフリツプ・フロツプRB０−RB７を実行す
るのに使用されるラツチに対応する詳細な回路図
を示す。第２２図は、フオロワー・ラツチ例えば、第８
図ＤにおけるラツチRFE、TFF及びORFを実行
するのに使用されるラツチに対応する詳細な回路
図を示す。第８図Ａ乃至第８図Ｊ、第１０図及び第１１図
に図示された直列Ｉ／Ｏ通信論理の動作は、次の
論理式によつて要約されよう。制御信号 BP＝１・０ RSE_S＝・・RBE・２３＋BP・LG RSE_R＝＋RXFR・（＋SH）＋・RCE・・Rθ RSE_C＝ RSH＝・RBF・＋RBA・・RBG RLG＝RBA・RBF・＋・・RBG SEP_D＝ SEP_R＝RLG SEP_C＝RSH Rθ＝RLG＋RSH・ RXFR^*＝RSE・・RCE・RSD・Rθ RXFR＝RXFR^*・0₁ XFR＝RXFR・ RT＝（１＋０・（１・０・Ｔ０＋１・Ｓ０・Ｔ３＋Ｓ１・０・Ｔ６＋Ｓ１・Ｓ０・Ｔ８）＋CC１・CC０・Ｐ２２ TSE_S＝・TCE・Tθ TSE_R＝ TSE_C＝ TSH＝TBC・＋・TBD Tθ＝・TBD TSθ＝Tθ・（TCA＋TCE） TXFR^*＝TSE・・・Tθ TXFR＝TXFR^*・0₁ 制御状態レジスタ WU_WR＝PDB０・WSR・ WU_C＝・ WU_R＝Ｒ８１＋ RDF_WR＝RXFR・・ RDF_R＝RFF・RRD RDF_C＝ RFF_WR＝RDF・RSR RFF_R＝ TDE_WR＝TXFR＋Reset TDE_R＝TFF・WTD TFF_WR＝TDE・RSR TFF_R＝＋Reset OR_WR＝（RDF・RXFR＋・RCE ・・・Rθ）・ OR_R＝ORF・RRD ORF_WR＝OR・RSR ORF_R＝ SCR_oWR＝PDB_o・WSR・１ｎ４ TE＝SCR１ TIE＝SCR２ RE＝SCR３ RIE＝SCR４速度・モード制御レジスタ MCR_oWR＝PDB_o・WMR・０ｎ３Ｓ０＝MCR０Ｓ１＝MCR１ CC０＝MCR２ CC１＝MCR３ MCR_oC＝受信データ・レジスタタ RDR_oWR＝XFR・RDS_o ０ｎ７ RDR_oR＝Reset ０ｎ７送信データ・レジスタ TDR_oWR＝PDB_o・WTD ０ｎ７ TDR_oR＝Reset ０ｎ７ RBレジスタ RBA_D＝＋BP・Ｐ２３＋・・（RCA＋RCD）＋・・（＋）・Ｐ２３ RBB_D＝RBA RBD_D＝RBB RBD_D＝RBC RBE_D＝RBD RBF_D＝RBE RBG_D＝RBF RBH_D＝RBC RBA_C＝RBB_C＝RBC_C＝RBD_C ＝RBE_C＝RBF_C＝RBG_C ＝RBH_C＝RT TBレジスタ TBA_D＝ TBB_D＝TBA TBC_D＝TBB TBD_D＝TBC TBA_R＝TBB_R＝RBC_R ＝TDB_R＝Reset TBA_C＝TBB_C＝TBC_C ＝TBD_C＝RT RCカウンタ RCA_D＝RSE・ RCB_D＝RCA RCC_D＝RCB RCD_D＝RCC RCE_D＝RCD RCA_R＝RCB_R＝RCC_R ＝RCD_R＝RCE_R＝ RCA_C＝RCB_C＝RCC_C ＝RCD_C＝RCE_C＝RθTCカウンタ TDST_D＝“１” TDS７_WR＝TXFR・TDR７ TDS_oD＝TDS（ｎ＋１）０ｎ６ TDS_oWR＝TXFR・TDR_o ０ｎ６ TDS０_C＝・０ｎ７ TDS_oC＝TSθ ０ｎ７ TDST_D＝BP・Tθ・TSE・〔（TCA ＋TCE）・TDS０〕TDST〕＋・〔＋（TCA＋TCE）・TDS０〕 TDST_C＝TSH 出力信号＝TBD IRQS＝RIE・（RDF＋OR）＋TIE・TDE PDB_o＝Ｒ／Ｗ・（RDR_o・RDR＋SCR_o・SCR）０ｎ７Ｐ０２２＝２・Ｗ１０２・１＋・CC１・０Ｐ０２３＝３・Ｗ１０２Ｐ０２４＝４・Ｗ１０２・＋・TE Ｐ２_o＝DDR２・IN２_o ＋DDR２・Ｐ０２_o ０ｎ４ IN２_o≡data（ピンにおける）０ｎ４ TCA_D＝ TCB_D＝TCA TCC_D＝TCB TCD_D＝TCC TCE_D＝TCD＋TCE・TDE TCA_R＝TCB_R＝TCC_R ＝TCD_R＝RCE_R＝ TCA_C＝TCB_C＝TCC_C ＝TCD_C＝TCE_C＝Tθ 受信シフトレジスタ RSD_D＝BP・SEP＋・Ｐ２３ RSD_R＝BP・LGRSD_C＝BP・RSH ＋・（RBDRBE） RDS７_D＝RSD RDS_oD＝RDS（ｎ＋１）０ｎ６ RDS_oC＝Rθ ０ｎ７ RDST_D＝RDS０ RDST_C＝Rθ 送信シフト・レジスタデータ方向レジスタ DDR２２＝２・DDR２・１＋CC１・CC０＋Reset DDR２３＝３・DDR２・RE＋Reset DDR２４＝４・DDR２・＋Reset アドレス SIO＝PS・A₄・₃・₂ Ｐ１２＝PS・₄・₃・₂ MCR＝SIO・₁・₀ WMR＝・MCR・０₂ SCR＝SIO・₁・₀ RSR＝Ｒ／Ｗ・SCR・０₂ WSR＝・SCR・０₂ RDR＝SIO・A₁・₀ RRD＝Ｒ／Ｗ・RDR・０₂ TDR＝SIO・A₁・A₀ WTD＝・TDR・０₂ DDR２＝・Ｐ１２・₁・A₀ RI０２＝Ｒ／Ｗ・Ｐ１２・A₁・A₀ WI０２＝・Ｐ１２・A₁・A₀ こゝに開示された発明は、種々の方法で変更さ
れ、特に詳述し、前述した以外に多くの実施例を
想定できることは、当業技術者に明らかである。
従つて、本発明の精神と範囲を逸脱しない本発明
のすべての変形を包含することは添付特許請求の
範囲により意図されている。

【表】

【図面の簡単な説明】

第１図は、本発明を具体化した単チツプ・マイ
クロコンピユータのブロツク図である。第２図
は、本発明を具体化した単チツプ・マイクロコン
ピユータの出力ピン（pin−out）の配置を示す。
第３図は、本発明を具体化した直列入出力通信論
理装置の一般的ブロツク図を示す。第４図は、本
発明を具体化した直列入出力装置の詳細なブロツ
ク図を示す。第５図は、直列入出力論理装置のソ
フトウエア−アドレス可能レジスタを示す。第６
図は、本発明の一実施例を説明する多重処理装置
構造を示す。第７図Ａは、NRZ−符号化データ
を示す。第７図Ｂは、２相−符号化データを示
す。第８図Ａ乃至第８図Ｊは、本発明の直列入出
力通信論理装置用の詳細な論理構成を示す。第９
図は、第８図Ａ〜第８図Ｊの個々の図面の内部接
続配置を示す。第１０図は、第８図Ａ〜第８図Ｊ
に図示の論理回路内にて利用される信号を発生す
る付加的の詳細な論理図を示す。第１１図は、主
クロツク入力Ｅからマイクロコンピユータ内部ク
ロツクφ１，φ２の発生を概略的に示す。第１２
図は、本発明の好ましい実施例においてクロツク
配置を説明するブロツク図である。第１３図は、
内部クロツクφ１，φ２と主クロツクＥとの関係
を図示したものである。第１４図は、直列通信論
理装置のリセツト動作のフロー・チヤートを示
す。第１５図は、半多重送信モードで動作する直
列入出力通信論理装置のフロー・チヤートを示
す。第１６図は、半多重受信モードで動作する直
列入出力通信論理装置のフロー・チヤートを示
す。第１７図乃至第２２図は、第８図Ａ〜第８図
Ｊの論理回路に利用されるフリツプ・フロツプ及
びラツチ回路の詳細な回路図を示す。第１図において、１１，１２，１３及び１４は
夫々ポート、１，２，３及び４、２６はCPU、
２，３はRAM，ROM、４はタイマ、５は直列
Ｉ／Ｏ、６はマルチプレクサ。

Claims

【特許請求の範囲】１プロセツサ及びそれに結合したデータバス、
直列Ｉ／Ｏ線により受信した直列情報を選択的に
該データバスを経由してプロセツサに結合させる
直列通信制御回路を具える単一チツプマイクロコ
ンピユータにおいて、前記直列通信制御回路は、前記プロセツサからの第１制御信号の受信に応
答して第１所定の２進論理状態を記憶し、且つ、
前記プロセツサからの第２制御信号の受信に応答
して第２所定の２進論理状態を記憶する記憶手段
と、前記Ｉ／Ｏ線上の直列情報を受信し、前記記憶
手段が前記第１所定の２進論理状態を記憶する時
前記受信した直列情報を前記データバスに結合さ
せ、前記記憶手段が前記第２所定の２進論理状態
を記憶する時前記受信した直列情報を前記データ
バスから切り離す受信機手段と、前記受信機手段が前記直列Ｉ／Ｏ線上の所定の
直列情報を受信するのに応答して前記記憶手段の
記憶内容を前記第一所定の２進論理状態にする制
御手段と、を具え、前記プロセツサは、前記記憶手段が前記第１所定の２進論理状態を
記憶している時に前記直列Ｉ／Ｏ線上の直列情報
を前記データバスを介して受け取つた場合に、自己宛の直列情報の時は前記記憶手段の状態を
維持して、前記直列Ｉ／Ｏ線上の後続する直列情
報を前記データバスを介して受取り、自己宛の直列情報でない時は前記記憶手段に前
記第２所定の２進論理状態を記憶させて、前記直
列Ｉ／Ｏ線上の後続する直列情報を無視するよう
にする手段を具えたことを特徴とする単一チツプ
マイクロコンピユータ。