JPS5962253A - デジタル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、一般的にデータ処理装置の分野に関スルもの
で、更に詳しく言うとマンチェスタ符号化データにおい
てデータとクロックとを分離するデジタル回路に関する
。

マイクロコンピュータは、複雑化した汎用論理装置であ
り、それは、産業上の通信装置、大規模、中規模の計算
機の周辺及び端末ハードウェア、自動車及び他の輸送媒
体、娯楽及び教育装置及びその類似物において広範な種
類の有効制御機能を実行するようにプログラムされるこ
とができる。

マイクロコンピュータは、データ処理端末装置。

モデムと処理装置との間の直列データ通信を益々制御す
るように使用されつゝある。端末装置或いはモデム間の
直列データ通信は、主としてＮＲＺ（非ゼロ復帰、ｎｏ
ｎ−ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）符号化装置を使用
し、この場合、処理装置（プロセッサ）間の直列通信は
、主として２相符号化（ｂｉｐｈａｓ　ｅｎｃｏ−ｄｉ
ｎｇ）を利用している。特に、自動化装置の環境におけ
るような分布した処理システムは、益々重要となり、高
度に信頼性ある２相様式（ｂｉｐｈａｓｅ　ｆｅｒｍａ
ｔ）を処理する能力のあるマイクロコンピュータを提供
することもまた益々重要となり、それは、送信機のクロ
ックと受信機のクロック間の極めて大きな不整合（ｍｉ
ｓｍａｔｃｈ）を黙認することができる。

マイクロコンピュータのユニットの値段が安くなるにつ
れて、これらの装置は、あらゆる型の直列データ通信を
制御するために益々注目されるよりになっている。ＮＲ
Ｚ（非ゼロ復帰）と２相方式との両者を利用する能力を
有するマイクロコンピュータを提供することは極めて望
ましいことである。然し、競争力ある値段で販売され得
るマイクロコンピュータを設計する場合に、良品率（ｖ
ｉｏｌｄｓ）はチップ・サイズに反比例するから、必然
的にオンチップ論理装置は、最大限可能なまで最小化さ
れることになる。従って、ＮＲＺと２相符号化の両方を
適応可能であって、しかも実行される最小の論理値を必
要とするマイクロコンピュータ直列入出力（Ｉ／Ｏ）通
信論理装置の必要性がある。

直列入出力通信論理装置を有する単一チップ・マイクロ
コンピュータにおいて、オンポード・マイクロプロセッ
サ或いはＣＰＵの不必要な割込み（ｉｎｔｅｒｒｕｐｔ
ｉｏｎ）の数を最小化することが望ましい。ＣＰＵの不
必要な割込みを減少することによって、マイクロコンピ
ュータの能率及びＣＰＵの総合処理能力（ｔｈｒｅｕｇ
ｈｇｈｐｕｔ）が増大される。分布された処理装置（プ
ロセッサ）或いは多重処理装置構成として知られている
幾つかのマイクロコンピュータを１緒に接続することが
益々普通のものとなりつつあり、その場合、マイクロコ
ンピュータは、共通の直列入出力通信線を共用するであ
ろう。直列通信が、主ＣＰＵと従ＣＰＵとの間で誘導さ
れる場合、共用直列入出力線にわたって送信される一定
のデジタル情報は、すべてのＣＰＵに対して関心は存在
しない。それは、それに対して関心のある任意の将来の
デジタル通信を受信するように、特定的にそれをアドレ
スしないメッセージの内容を選択的に取消し、直列入出
力線が自由になる時に“励起”（ｗａｋｅ　ｕｐ）させ
るＣＰＵ手段を具えることが望ましい。

オン・ポード直列入出力データ通信論理装置を有するマ
イクロフロセッサにおいて、実際には、種々の磁気媒体
装置に関連した制御装置により通常使用されるようない
かなる直列データ再生論理装置においても、マンチェス
ター符号化データを精確に、しかも幾つかのデータ速度
の任意の一速度においても復号する能力を有することが
望ましい。周知の先行技術の直列データ再生（ｒｅｃｏ
ｖｅｒｙ）論理装置は、単発マルチバイブレータを便用
し、マンチェスタ・データ・ストリーム（ＦＭ或いは２
相として知られている）における転移期間の間、ウィン
ドウ（ｗｉｎｄｏｗ）を決定する。単発マルチパイプレ
ータは、生産者の許容範囲（ｔｏｌｅｒａｎａｃｅ）、
偏差（ドリフト）及び他の問題を受ける。更に重要なこ
とは、それらは単一周波数を復調するのを制限する。単
発マルチパイプレータに関連した許容範囲問題を回避し
、可変データ速度の自動調節を与えるため、全体的に直
列データ再生のデジタル・システムが必要となる。

本発明の目的は、単チップ・マイクロコンピュータにお
いて改良した直列入出力通信論理を与えることである。

本発明の他の目的は、単チップ・マイクロコンピュータ
においてＮＲＺ様式及び２相様式の両者を処理すること
が可能である直列入出力通信論理を与えることである。

本発明の他の目的は、多実処理構造において動作する数
個のマイクロコンピュータがそれに関係のない直列メッ
セージを選択的に取消し、何時直列通信線が再び自由に
なるかを感知させることを可能とすることである。

更に、本発明の目的は、２相符号化データの可変データ
速度を自動的に調節する直列データ再生回路を提供する
ことである。

本発明のこれら及び他の目的は、直列入出力（Ｉ／Ｏ）
通信論理装置を有するマイクロコンピュータを具えるこ
とによって本発明の好ましい実施例に従って達成される
。こゝで通信論理装置は、ＮＲＺ符号化様式の直列入出
力線により直列情報を送受信する手段、及び２相信号化
様式にある直列情報を送受信する手段を具える。マイク
ロコンピュータ入出力通信論理装置は、双安定蓄積手段
、及びマイクロコンピュータが直列入出力線上の直列情
報を受信しないことを希望する場合に双安定蓄積手段を
所定の状態にセットする手段を具える。マイクロコンピ
ュータ入出力通信論理装置は、また、クロック周波数ｆ
を有する２相符号化データ・ストリームのデータ及びク
ロックを分離するデジタル回路を具え、かようなデジタ
ル回路は、周波数Ｎｆ、こゝでＮは２より大きい正の整
数を有する付加クロックを与える手段、前記データ・ス
トリームに応答する入力を有するシフト・レジスタ、及
びシフト・レジスタに応答しデータとクロック信号とを
分離するデジタル論理手段、とから成る。

本発明は、添付特許請求の範囲において詳細に指摘され
ている。然し、本発明の他の特徴は、添付図面に関連す
る下記の詳細な説明を参照することによって益々明らか
となり、よりよく理解されよう。

一般的説明 第１図は、本発明を具体化した単チツプマイクロコンピ
ュータのブロック図を示す。本発明は、単チップ・マイ
クロコンピュータでなくても実行されることは理解され
よう。本発明の好ましい実施例は、第１図に図示のマイ
クロコンピュータ。

モトローラ社ＭＯ６００１マイクロコンピュータにて具
体化される。

第１図に図示のマイコン（以下マイクロコンビュータを
このように略称）は、中央処理装置（ＣＰＵ）１、ラン
タム・アクセス・メモリ（ＲＡＭ）２、固定メモリ（Ｒ
ＯＭ）５、タイマー回路４及び主要機能ブロックとして
の直列入出力部分５とから構成される。第１図に図示の
マイコンは、また、マルチプレクサ、（ＭＵＸ）６、内
部アドレス・バス７、内部データ・バス８．及び４個の
入出力（Ｉ／Ｏ）ポート１１〜１４とを具える。ＣＰＵ
は、その入力として、夫々線２０による主クロックＥ、
線２１、２２によるモード制御信号ＣＣ１及びＣＣ２、
線２５による割込み要求信号（ＩＲＱ１）、線２５によ
るノン・マスカブル割込み信号（ｎｏｎ−ｍａｓｋａｂ
ｌｅ　ｉｎｔｅｒｒｕｐｔ　ｓｉｇｎａｌ）（ＮＭＩ）
、線２６による電源供給信号（Ｖｃｃ）、線２７による
接地信号（Ｖｓｓ）を受信する。ＲＡＭ２は、電源故障
の場合にＲＡＭにデータを保持するように線２８により
Ｖｃｃ予備電源を受けとる。

ポート１、３及び４は８ビット・ポートであり、ポート
２は５ビット・ポートである。ポート１に入る８本の線
Ｐ１０〜Ｐ１７は、並列入出力動作にのみ専用される。

ポート２〜４に入る線は、第１図に図示のマイコンを動
作させる５個の可能なモードの１つに依存して異なる方
法で構成される。ポートは、５本の線Ｐ２０〜Ｐ２４を
有し、ポート３は、８本の線Ｐ３０〜Ｐ３７及び２本の
制御線ＳＣ１、ＳＣ２を有する。ポート３に入る制御線
ＳＣ１＋ＳＣ２は、入力及び出カストローブ（ｓｔｒｏ
ｂｅ）として作用する。ポート４は８本の線Ｐ４０〜Ｐ
４７を有する。単チップ・モードにおいてポート２〜４
のずべての入出力線は、それぞれのポートに関連したデ
ータ方向レジスタ（ｄａｔａ　ｄｉｒｅｃｔｉｏｎ　ｒ
ａｚｉｓｔｅｒ）により入力或いは出力の何れかに役立
つようにプログラムされることができる。拡張した非多
重モードにおいて、ポート３の線Ｐ３０〜Ｐ３７は外部
データバス（Ｄ０〜Ｄ７）として機能する。若し、８本
のアドレス線がこのモードにおいて必要とされない場合
には、残りの線は入出力（Ｉ／Ｏ）として構成されよう
。拡張した多重モードにおいて、ポート３の線Ｐ３０〜
Ｐ３７は、外部データ・バス（Ｄ０〜Ｄ７）としてまた
低位アドレス・バス（Ａ０〜Ａ７）として両方に作用す
る。このモードにおいて、ポート４の線Ｐ４０〜Ｆ４７
は、高位アドレス線（Ａ８〜Ａ１５）として作用する。

若し、８個の高位アドレス線の何れもがこのモードにお
いて必要さされない場合には、残りの線は入出力（Ｉ／
Ｏ）として構成されよう。

３個のすべてのモードにおいて、ポート２の線Ｐ２０〜
Ｐ２４は、このポートに関連したデータ方向レジスタに
よって入力線或いは出力線の何れかに構成されることが
できる。ポート２は、また、後述の方法で、第１図のマ
イコンの直列入出力通信能力（ｃａｐａｂｉｌｉｔｙ）
及びプログラム可能なタイマ能力に対してアクセスを与
える。

第１図のマイコンの前述の説明は種々の動作モードを具
え、単に一般的背景を示したにすぎず、本発明の直列入
出力の特徴的動作は、かような説明とは別個に完全に理
解されることができる。本発明の直列入出力動作は、ピ
ンＰ２２．Ｐ２３及びＰ２４のみを介して導入され、こ
れらのピンの機能は、前述したマイコン動作の特定モー
ドによって影響されない。

第２図は、第１図のマイコンのピン出力配置の概略的表
示１５を示す。

二重形式（ＤＵＡＬ　ＦＯＲＭＡＴＳ）第１図のマイコ
ンの直列入出力（Ｉ／Ｏ）部分は、種々のクロック速度
において全２重或いは半２重にて直列通信を誘導するこ
とが可能である。更に、直列入出力論理は、次の２つの
様式の何れかの直列動作を取扱うことができる。即ち、 （１）端末或いは、モデム（変復調器）間で代表的に使
用される標準的マーク／スペース（ＮＲＺ）（２）処理
装置間の通信に主として使用される自己クロッキング２
相（ｓｅｌｆ−ｃｌｏｃｋｃｉｎｇ　ｂｉｐｈａｓｅ）
ＮＲＺ様式は第７図Ａに図示され、２相様式は第７図Ｂ
に図示されている。両様式とも、スタート・ビット（常
に０）により始まりストップ・ピット（常に１）により
終る。ＮＲＺ様式は、ビット時間ごとにおけるビット値
に対応する信号レベルを与える。そのレベルは、復号に
際してピット時間の中間においてサンプルされる。第７
図Ａに図示の例は、ＮＲＺ符号化２進数０１００１１０
１を示す。

その数は最下位ビット（ＬＳＢ）に始りて符号化される
ことは注目すべきである。ピット時間０において信号レ
ベルは高となり、２進数“１”を示す。

ピット時間“１”において、ストップ・ビット信号が１
バイトの終了を示すまで信号レベルが低となり、２進数
“０”などを示す。ＮＲＺ様式は、送信機と受信機のク
ロック間で正しい動作に対して約５．７５％の不整合を
黙認することができる。

第７図Ｂは、２相様式における符号化２進数０１ＯＯ１
１０１を図示するものである。２相様式は、ピット時間
ごとに信号レベルの転換と値１を有するビットごとの中
心における転換とを与える。２相様式は、また、２相−
Ｍ、ＦＭ、Ｆ／２Ｆ及びマンチェスタ様式として知られ
、送信機クロックと受信機クロック間で正しい動作に対
して約２５％の差異全黙認できる。ＮＲＺ様式の遊び線
（ｉｄｌｅ　ｌｉｎｅ）は、線路上の一定のマーク（１
）によって表わされる。

ことは注目すべきである。２相様式において、遊び線は
、１／２ピット時間ごとにトグルするであろう。

マイコン上で２相様式にて通信を送受信する能力を与え
ることは特に有利である。２相様式は、処理装置と処理
装置間通信における極めて大きなクロック不整合を黙認
できるから、それは、例えば、自動化装置環境のもとで
発生するような多重処理装置配置において特に有用であ
る。

第５図に関連して本発明を具体化した直列入出力通信論
理装置の一般的ブロック図が示されている。直列入出力
回路は、送信データ・レジスタ（ＴＤＲ）３７、送信シ
フト・レジスタ（ＴＤＳ）３８、フリップ・フロップＴ
ＤＳＴ３９、ＴＢレジスタ４０及びＴＣカウンタ制御論
理装置４１を具える。直列入出力論理は、また、フリッ
プ・フロップＲ８Ｄ３３、受信シフト・レジスタ（ＲＳ
Ｄ）３４、フリップ・フロップＲＤＳＴ３５、ＲＢレジ
スタ３１、ＲＣカウンタ制御論理３２、及び受信データ
・レジスタ（ＲＤＲ）３６を具える受信機部分を含む。

送信機及び受信機部分は両者とも周辺データ・バス３０
を経てマイコンと通信し、ポート２のピンＰ２２、Ｐ２
３、及びＰ２４を経て外部装置と通信する。

データ伝送において、送信される８ビットデータ語は周
辺データ・バス３０から送信機データ・レジスタＴＤＲ
３７に書込まれる。次いで、８ビッとは、ＴＤＲ３７か
ら送信シフト、レジスタＴＤＳ３８に並列に転送され、
それはフリップ・フロップＴＤＳＴ５９を経てポート２
のピンＰ２４へのビット出力をシフトする。ＴＤＳＴ３
９は、データ・ストリームを様式化し、スタート・ビッ
ト、ストップ・ビットを各送信語に加算する。

データ受信において、入力するデータ・ストリームは、
ポート２のピン２５を介して入力され、フリップ・フロ
ップＲＤＳ３３を介して受信シフト・レジスタ３４を通
過し、それは、スタート・ビットがフリップ・フロップ
ＲＤＳＴ３４に入り、データの８ビットが受信シフト・
レジスタ３４にあり、ストップ・ビットがフリップ・フ
ロップＲＳＤ３３に入るまでシフトされる。若し、フレ
ーミング誤り或いはオーバーラン条件が存在しなければ
、データの８ビットは受信シフト・レジスタ３４から受
信データ・レジスタＲＤＲ３６に至るまで並列に転送さ
れる。次に、語は、ＲＤＲ３６を周辺データ・バス３０
に書込むことによってマイコンに利用可能になされる。

プログラマブル・オプション 本発明の直列入出力論理は、幾つかの重要な特徴に調達
してプログラム可能である。データ通信様式は、ＮＲＺ
或いは２相符号化の何れかを利用するようにプログラム
される。クロックは、内部或いは外部クロック信号の何
れかを利用するようにプログラムされる。励起（ｗａｋ
ｅ−ｕｐ）能力は、使用可能とされるか戒いは使用禁止
（ｄｉｓａｂｌｅ）される。

割込み要求は、送信データ・レジスタ３７及び受信デー
タ・レジスタ３６に関し可能化されるか個々にマスクさ
れる。ポート２のピン２２は、可能とされるか或いは使
用禁止される。最後に、ポート２のピン２３及び２４は
、送信機及び受信機部分により単独に直列入出力動作に
供されるか又は使用されない。

第１表（後記する）は、マイコンのクロック周波数φ２
又は外部クロック周波数の各々に対する４個の可能なデ
ータ通信速度を示す。種々のデータ速度及びクロック周
波数は、本明細書中で更に詳細に説明されよう。

データ・リンク構成 本発明の直列入出力論理と共に使用されるデータ・リン
クは、半２重或いは全２重の何れかであり、別個のクロ
ックを使用するかそうでない場合もある。２相様式及び
ＮＲＺ様式の両者は、別個のクロック線なしで使用され
るが、然しＮＲＺ様式のみは、別個のクロック線（入力
或いは出力の何れか）により使用されてよい。また、ク
ロックのみを遠隔装置に送信することは可能である。種
々のデータ・リンク構成は、第２表（後記する）に要約
されている。

本発明は、第１図に図示のマイコンを使用する多重処理
装置構成において励起能力（ｗａｋｅ−ｕｐ　ｃａｐａ
−ｂｉｌｉｔｙ）を与える。励起能力とは、目的のアド
レスが特定の処理装置のアドレスと異なる場合に共通線
上の無関係の処理装置がメッセージの残余を取消すこと
を許容することによって処理装置の処理能力を増大しよ
うとするものである。若し、残余のメッセージがそれに
対して意図されていないことを処理装置が決定した場合
、それは、制御状態レジスタにおいて励起ビット（ＷＵ
）をセットする。励起ビットのセットにより、受信部分
は割込まれることなくメッセージの監視を継続する。１
１個の連続した“１”が受信部分により受信されると、
受信部分は励起ピットＷＵをクリヤし、次のメッセージ
に対して割込み処理を“励起”させる。１１個の連続し
た“１”は、迭借線上の遊び状態（ｉｄｌｅ　ｅｔａ−
ｔｅ）を示す。励起能力は、下記に極めて詳細に説明さ
れよう。

詳細説明 第４図に関連して本発明の直列入出力論理の詳細なブロ
ック図が示されている。データは、８ビット・パス４７
を経て周辺データ・パス６０から送信データ・レジスタ
３７に移送される。そこからそれは送信シフト・レジス
タ３８に入力される。送信シフト・レジスタ３８からデ
ータは、送信可能パルス（ＴＥ）により使用可能とされ
るゲート４２を介して直列にシフト・アウトされる。ポ
ート２のピン２４に直列送信線である。

直列データは、受信可能信号（ＲＥ）によって可能とさ
れるゲート４３を介してポート２のピン２３により受信
される。直列入カデータは、受信シフト・レジスタ３４
にシフトされ、次に受信データ・レジスタ３６に並列に
転送される。受信データ・レジスタ３６の内容は、８ビ
ット・バス４４により周辺データ・バス３０に送られ、
それはマイコンの他の部分により利用される。

本発明の直列入出力論理は、４個のソフトウェア−アド
レス可能レジスタを使用し、それは、第４図において、
制御・状態レジスタ４６．速度・モード制御レジスタ４
５、受信データ・レジスタ３６及び送信データ・レジス
タ３７の形式で示される。

制御・状態レジスタ４６は、８ビット・レジスタから成
り、その中で単に０〜４ビットのみが書込まれている間
すべでの８ビットは続出される。レジスタは、ＲＥＳＥ
Ｔ（リセット）によりＳ２０に初期設定される。レジス
タ内のビットは下記の如く定義される。

ピット０ＷＵ　次のメッセージを励起。セットされると
、このビットは励起機能を可能 とする。１１個の連続１の受信により ハードウェアによっれクリヤされる。

ＷＵは、線路が遊んでいる（ｉｄｌｅ）場合、セットさ
れない。

ビット１ＴＥ　送信可能。セットされると、このビット
は、９個の連続１の前文（ｐｒｅａｍ−ｂｉｅ）を発生
し、送信機の出力をボ ート２のピン２４にゲート可能にする。

それは、ポート２のピン２４のＤＤＲ 値を１に変更する。

ビット２ＴＩＥ　送信割込み可能。セットされるとそれ
は、ＴＤＲＥがセットされれいる場 合には、ＩＲＱ２割込みが発生されるのを許容する。ク
リヤされると、ＴＤＲＥ値はバスからマスクされる。

ビット３ＲＥ　受信可能。セットされると、それはポー
ト２のピン２５を受信像の入力に ゲートする。それはポート２のピン ２５のＤＤＲ値を零に変更する。

ビット４ＲＩＥ　受信割込み可能。セットされるとそれ
は、ＲＤＲＦ或いはＯＲＦＥの何れかがセットされてい
る場合割込み ＩＲＱ２が発生することを許容する。

クリヤされると、割込みはマスクさ れる。

ピット５ＴＤＲＥ　送信データ・レジスタが空。それは
、送信データ・レジスタから送信シフ ト・レジスタに転送がなされるとハ −ドウェアによりセットされる。こ の転送は、ビット速度クロックと同 期される。ＴＤＲＥビットは、状態レ ジスタをし読出すことによってクリヤ され、新しいバイトを送信データ・ レジスタに書込む。ＴＤＲＥがクリヤ されない場合データは転送されない。

ＴＤＲＥはＲＥＳＥＴによって１に初期設定される。

ピット６ＯＲＦＥ　オーバーラン・フレーミング誤り。

オーバーラン或いはフレーミング誤 りが発生すると（受信機のみ）、そ れは、ハードウェアによってセット される。オーバーランは、ＲＤＲＦフ ラグ・セットと共に受信データ・レ ジスタに転送される新しいバイトと して定義される。フレーミング誤り は、ビット・ストリームにおけるバ イト境界がビット・力ウンタに同期 化されない場合に発生される。オー バーランは、対応するＲＤＲＦ値によ りフレーミング誤りと区別される。

ＲＤＲＦ＝ＯＲＦＥ＝１の場合オーバーランが発生する
。ＲＤＲＦ＝０でＯＲＦＥ＝１であれば、フレーミング
誤りが 検出される。ＯＲＦＥビットは、最初 状態レジスタを検出し次いで受信デ ータ・レジスタを読出すか戒いは ＲＥＳＥＴ信号によってクリヤされる。

ビット７ＲＤＲＦ　受信データ・レジスタが、ｆｕｌｌ
。それは、受信シフト・レジスタから受 信データ・レジスタまで転送がなさ れると、ハードウェアによってセッ 卜される。ＲＤＲＦビットは、最初伏 態レジスタを読出し、次に受信デー タ・レジスタを読出すことによって 戒いはＲＥＳＥＴ信号によってクリヤ される。

速度・モード制御レジスタ４５は、次の直列入出力変数
即ち、ポード速度、様式（ｆｏｒｍａｔ）、クロック源
、及びポート２のピン２２配列を制御する。

レジスタは、そのすべてが書込み専用である４ビットか
ら成り、ＲＥＳＥＴによりクリヤされる。

レジスタの４ビットは、１対の２ビットフィールドと考
えられる。２個の低位ビットは、内部クロック用のビッ
ト速度を制御し、残りの２ビットは、様式（ｆｏｒｍａ
ｔ）及びクロック選択論理を制御する。

レジスタの定義は、次の通りである。

｛ビット０　ビット１｝Ｓ１、Ｓ０　速度選択。これら
のビットは、内部クロックに対するポー速度 を選択する。選択される４個の 速度は、ＣＰＵクロック周波数φ２ の関数である。次の表は利用で きるポー速度を表にしたもので ある。若し、外部クロックが選 択される場合（ＣＣ１＝ＣＣＵ＝１）。

速度選択ビットは取消される。

｛ビット２ビット３｝ＣＣ１、ＣＣ０　クロック制御・
様式（ｆｏｒｅｍａｔ）選択、この２ビット・フィール ドは、クロック・様式選択論理 を制御する。次の表はビット・ フィールドを制御する。若し、 ＣＣ１＝０の場合、ポート２のビ ン２２のＤＤＲ値は影響されない。

若し、ＣＣ１＝１の場合、ポート ２のピン２２のＤＤＲ値はＣＣ０の 補数に変化される。

＊　クロック出力は、ビットＲＥ及びＴＥの値に無関係
に利用できる。

＊＊　ビット５は制御・状態レジスタ４６においてＲＥ
＝“１”であれば直列入力用に使用される。ピット４は
、制御・状態 レジスタ４６においてＴＥ−“１”であれば、直列出力
用に使用される。

ＲＢレジスタ ＲＢレジスタ３１は、入力データ・ストリームから内蔵
されたクロックを抽出し、受信機同期を設定するのに使
用される８ビット遅延線である。下記のプール代数式及
び第８図Ａ〜第８図Ｊ及び第１２図の詳細な論理図を参
照するのに、ＮＲＺ様式において、零（０）スタート・
ビットはＲＢレジスタ３１にクロックされ、その後ＲＥ
がセットされるかぎり、入力は、ビット速度にてトグル
することを示している。ＲＢレジスタ３１が零（０）ス
タート・ビットに応答できるまでにおおよそ２個のＲＴ
クロック・サイクルが必要である（セットするＲＥはＲ
Ｂ入力をターン・オンする）。“零”（０）が伝播する
につれて、ＲＳＥが第５ＲＴクロックの終りにおいてセ
ットされる時に、ＲＢが設定される。第１ＲＳＤクロッ
ク（ＲＳＤ■ＲＢＦ）は、また、第５ＲＴクロックの終
りにおいて発生され、第１Ｒθクロックは、第５ＲＴク
ロックの終りにおいて発生される。ＲＳＤｃ及びＲθク
ロックは、ＲＢレジスタ３１が動作している限り３／８
ビット時間及び５／８ビット時間に発生されるのを継続
する。

ビット・カウンタＲＣは、Ｒθの終りにおいて“１”に
移行し、連続するＲθごとに増分する。スタート・ビッ
トは、ＲＳＤの中にＲＲＤ＋ＲＢＥによりクロックされ
る。次のスタート・ビットの間に再び取得した同期によ
りデータを転送した後正常な同期損失が存在する。

リセットするＲＥの効果は、ＲＢがトグリング（ｔｏｇ
ｇｌｉｎｇ）を停止（ストップ）し、Ｒθ信号とＲＲＤ
＋ＲＢＥ信号とに同期損失があり、ビット・カウンタＲ
Ｃがリセット、ＲＳＤ、ＲＤＳシフト・レジスタ５４及
びＲＤＳＴのすべてが停止（ストップ）することである
。２相様式において、全データ・ストリームはレジスタ
中にクロックされる。

第１図のマイコンがリセットになった後、ＲＥがセット
される前に、ＲＥレジスクが“１”による記憶（蓄積）
を開始する。従って、ビット速度クロックは発生されず
、受信機は機能しない。受信を設定するには３つの事項
が必要である。

ａ）ＲＥは、入力される直列入カデータに対しＲＢレジ
スタに順序正しくセットされなければならない。

ｂ）直列入カデータは、ＲＢレジスタに対してビット速
度クロックの発生を開始させるためにあき線（ｉｄｌｅ
　ｌｉｎｅ）状態即ちすべて”１”でなければならない
。

ｃ）直列入カデータ・ストリームにおける第１スタート
ビットは、線が少なくとも１ピット時間“あき”になる
（ｉｄｌｅ）まで（そうでなければ同期を設定できない
）、発生できない。

従って、ＲＥがセットされた後線路が“あき”（ｉｄｌ
ｅ）を保持しなければならない最小時間は．１ビット時
間である。

ＲＥのセッティングに続いて、ＲＳＥがセットされる時
に同期が設定される。それは、第１の“Ｏ”がＲＢレジ
スタを伝播した時に発生し、第１Ｒθは、１／４ビット
時間にＲＳＨの立上り端により発生され、ＲＳＲは、３
／４ビット時間にＲＬＧの立上り端によりセットされる
。分離フリップ・フロップは、ＲＳＨ及びＲＬＧにより
駆動され、信号ＳＥＰを発生する。

信号ＳＥＰは、“０”入力データに対して０であり、デ
ータ入力が“１”であれば、１／２ビット時間に５Ｖ（
ボルト）となる、、ＳＥＰのクイミングは、それが受信
シフト・レジスタ３４をＲθによってクロックされる時
、それは、最後には全体としてＮＲＺ様式に変換される
ようになる。

ＲＳＢをセットすると、ビット・カウンタＲＣがスター
トする。ＲＳＢは、ＮＲＺよりも１／２ビット時間後に
セットされ、Ｒθは１／８ビット時間後に発生するから
、２相様式用のビット・カウンタ状態の位置は、ＮＲＺ
様式に対して対応するピット・カウンタ状態を１〜１／
８ビット時間だけ遅れる。かくして、データは、受信シ
フトレジスタＲＤＳ３４から受信データ・レジスタＲＤ
Ｒ３６に転送され、それは、両様式においてＲＣの９力
ウントの終りにおいて発生し、２相においてＮＲＺにお
けるよりも１〜１／８ビット時間後即ち、ＮＲＺに対し
てストップ・ビットの終り近く、２相に対しては次のス
タート・ビット近くで発生する。

ＲＥをリセットする効果は、ＲＢレジスタ３１がトグリ
ング（ｔｏｇｇｌｉｎｇ）（同期損失及びビット・クロ
ックＲθを発生する）、ビット・カウンタＲＣのリセッ
トをストップさせ、ＲＳＤ及びＲＤＳＴと共にＲＤＳ３
４の停止をストップさぜることである。

２相受信において、ずべての内部機能は、入力するデー
タ・ストリームから抽出される信号によってクロックさ
れる。結局、ＲＳＢ及びＲＬＧの両方が発生される限り
、分離フリップ・フロップＳＥＰ１０１（第８図Ｊ）は
、適当に作動し、Ｒθを発生する。

ＲＳＥが少なくとも１個のあき（ｉｄｌｅ）ビットに続
く、第１スタート・ビットによりＲＳＥがセットされる
時、２相同期が投定される。１１個のあきビットはＲＳ
Ｅをリセットするが、データ語は、１０個より多くない
あきビットにより分離される限り、同期は失われない。

ＮＲＺ受信において、内部動作は、各データ語のスター
１・ビットにより開始され、ストップ・ビットにより終
了される。その間のすべての動作は、独立の内部クロッ
ク速度においてクロックされる。

ＲＳＥ１０２が、少なくとも２ビット時間のあき状態（
ｉｄｌｅ　ｃｏｎｄｉｔｉｏｎ）に続いて“０”スター
ト・ビットの中間においてセットされると動作が開始す
る。

ＲＳＥ１０２は、次に、ＲＤＳレジスフ３４から受信デ
ータ・レジスタ５６までのデータ転送に続いて直接リセ
ットされる。

Ｒθよりも速いデータ速度の場合には、スタート・ビッ
トは、ＲＢレジスタ３１にクロックされ、それは、次い
で直列入出力（Ｉ／Ｏ）制御器の内部クロック速度にお
いてＲθを発生する次の８個のビット時間の間トグルす
る。データ速度がＲθより速い場合、ストップ・ビット
及び次のスタート・ビットは、名目上よりも速くＲＢレ
ジスク３１にうまくクロックされる。Ｒθ及びＲＢＤ■
ＲＢＲクロックの対応期間は、結局１〜２ＲＴ時間だけ
短くされる。この最高データ速度において（適当な動作
に対して）、ＲＳＥはリセットし、データは１ＲＴ時間
速く転送され、次のスタート・ビットまでの間の同期は
２ＲＴ時間速く設定される。

Ｒθよりも遅いデータ速度の場合、スタート・ビット及
び最初の７個のデータ・ピットに対する動作は、データ
の高速度における動作と同一である。

８個のデータ・ビット及びストップ・ビット中の動作は
、最後のデータ・ビットが“０”であるか或いは“１”
であるかにより異なってくる。

若し、最後のデータ・ビットが“０”であれば、Ｒθの
発生、ＲＳＥのリセッティング、データの転送は、すべ
てストップ・ビットの中間まで、延滞される。次のスタ
ート・ビットにより、１データ語を受信するに必要な動
作シーケンスを再開始する。

若し、最後のデータ・ビットが“１”であれば、Ｒθの
発生、ＲＳＥのリセッティング及びデータ転送は、すべ
てそれらの名目上の位置において発生し、ストップ・ビ
ットまでの間何も発生しない。

次のスタート・ビットは、受信サイクルを再開始する。

かくして、遅いデータに対レて、最後のデータ・ビット
位置における“１”は、ストップ・ビットと同様に作用
し、スタート・ビットが゛サイクルを再開始するまで、
ずべてのものは実際のストップ・ビット中を保持する。

ＴＢレジスタ レジスタ４０は、ＲＥＳＥＴの終りにおいて開始するＲ
Ｔ速度において、連続的に１から８まで力ウントする４
ビット・カウンタである。外部クロックＴＥＸ、ＴＨＤ
において利用できる５０％デュティ・サイクル波形であ
る。ＴＳＨは、各ビットの終りにおいて発生する２Ｘク
ロックである。２相様式及びＮＲＺ様式の単なる相違は
、様式化するフリップ・フロップＴＤＳＴの動作である
。

送信機動作に関しては、あき線（ｉｄｌｅ　ｌｉｎｓ）
条件がＴＲのセッティング後に設定され、データ転送が
スタート・ビットの中間において発生することに注目さ
れたい。ＴＤＥが、ストップ・ピットの中間まで供給さ
れない場合、それＱは、セットのまゝであり、ＴＣカウ
ンタに９カウントを保持させ、かくしてデータ転送を禁
止する。ＴＤＥがリセットされると、次のスタート・ビ
ットにより送信が再開する。

ＴＳＨ・Ｔθは、何れかの様式に対するビット境界ごと
にＴＤＳＴに対してＴＳＲＯからのデータにクロックす
る。そして、２相様式の間のみは、ＴＳＨ・Ｔθは、Ｔ
ＤＳＯ１戒＝１或いは線路があき線の場合、或いは各ス
トップ・ビットごとの間、トグル（ｔｏｇｇｌｅ）をク
ロックする。

２相様式或るいはＮＲＺ様式の何れかにおいて、送信機
は、本質的に送信機出力段である様式化フリップ・フロ
ップを除いてＮＲＺ様式で動作する。

ＴＤＳＴは、ＲＳＨ（それはＲθ速度の２倍において発
生する）によりクロックされ、１つおきのＲＳＨはＲθ
と一致する。

送信機は、ＴＳＥがセットされない限り１を出力する。

ＴＳＲは、ＴＣカウンタが１０カウントに達するとセッ
トされ、ＴＥ＝１である限りセットを保持する。従って
、１０個の１の前文（ｐｒｅａｍｂｌｅ）は、ＴＲが最
初にターン・オンされる時に送信される。

若しある語が送信データ・レジスタ５７に書き込まれて
いない場合１０個の１のうち初期の前文（ｐｒｅａｍｂ
ｌｅ）後の任意時間にＴＣカウンタは９カウンタを保持
し、ＴＤＳＴは絶えず１を出力する。

割込み論理 直列入出力（Ｉ／Ｏ）制御器は、割込みＩＲＱ２によっ
てＣＰＵと通信する。若し、受信割込みが、ＲＩＲによ
り、ＷＵをリセットすることによって可能とされた場合
、オーバフロー戒いはフレミング誤りがオア（ＯＲ）ビ
ットをセットする時或いは受信シフト・レジスタから受
信データレジスタ３６に至る有効語の転送がＲＤＦピッ
トをセットする時は常にＩＲＱ２割込みが発生される。

若し、送信機割込みが、ＴＩＥをセットすることによっ
て可能とされる場合には、送信データ・レジスタ５７か
ら送信シフト・レジスタ３８に至るデータ転送がＴＤＥ
ビットをセットする時は常にＩＲＱ２割込が発生される
。励起（ｗａｋｅ　ｕｐ）”ビットＷＵの使用は、デー
タリンクの設計によって決定される。メッセージの最初
の部分を検討した後、若しＣＰＵが、メッセージの残り
に更に興味を持たすＷＵをセットすることを確かめる場
合には、それ以上のすべての割込みは、線路があきにな
るまで禁止される。ＷＵピットは、１１個の後続の“１
”が受信される時常にハードウェアによってリセットさ
れるか或いはソフトウェアによってリセットされる。

３個の割込みビットＲＤＦ、ＯＲ及びＴＤＥの各々は、
制御・状態レジスタ４６が読出されるたびにセットされ
、他方その関連ビットもまたセットされる従属ビットを
有する。ＲＤＦ及びＯＲ割込みビット及びそれらの従属
ビットは、受信データ・レジスタ３６が読出され、他方
その関連従属ビットがまたセットされる時常にリセット
される。ＴＤＥ割込みビット及びその従属ビットは、送
信データ・レジスタ３７が割込まれ他方その従属ビット
がセットされる時常にリセットされる。

ピン制御部 ポート２の制御に関し、ＲＥＳＥＴの終りにおいて直列
入出力（Ｉ／Ｏ）制御器は、制御ビットＲＥ、ＴＢ、Ｃ
Ｃ１及びＣＣＯにより定義される動作モードに依存しポ
ート２の１〜３ピンのＣＰＵ制御をくつがえす。ＲＥ及
びＴＥは、デュプレックス（ｄｕｐｌｅｘ）構成を決定
し、他方％ＣＣ１及びＣＣ０は、外部クロック構成を決
定する。

ポート２のピン２２は、外部的に発止されたクロックを
入力するか或いはＩ／Ｏ制仰器によって発生されたクロ
ックを出力するかの何れかに使用される。ＣＣ１＝“０
”の場合、このピンは、ＣＰＵによって制御されるが、
ＣＣ１＝“１”の場合、このピンは、外部入力を入力す
るか或いは、内部クロックを出力するかの何れかに使用
される。

ＣＣ１＝“０”の場合、Ｉ／Ｏ制御器は、ピン２２を使
用せず、従ってＣＣ１・ＤＤＲ２結合器は、ＣＰＵ制御
信号が伝送ゲート８６、８７、インパータ８８、ノアゲ
ート８５、８９から成るピン２２の方向性ラッチの状態
を決定するのを許容する。ＣＣ１＝“１”の場合、ＣＣ
Ｏ制御ビットは、データ方向性ラッチの状態を決定する
。

ノア・ゲート９０、９１、インバータ９２〜９４及び伝
送ゲート９５から成るピン・データ出力レジスタは、Ｃ
Ｃ１＝“０”の場合ＣＰＵデータを処理し、ＣＣ１・Ｃ
ＣＯ＝“１”の場合内部的に発生したクロックＴＥＸを
出力する。ＣＣ１・ＣＣ０＝“１”の場合、ピン２２は
、外部的に発生したクロックを入力し、データ出力レジ
スタは、出力ドライバが三状態（ｔｒｉ−ｓｔａｔｅ）
にあるから（即ち極めて高インピーダンスにある）。

“差支えない”（ｄｏｎ′ｔ　ｅａｒｅ）状態にある。

データ入力バッファ９６は、あらゆる動作状態のもとで
ピン２２上の外部信号を入力する。然し、それが実際に
外部クロックの場合即ちＣＣ１・ＣＣ０＝“１”の場合
、それは、モード制御倫理によって通過されるのみであ
る。

ポート２のピン２５は、Ｉ／Ｏ制師器が全２重或いは半
２重受信モードにある場合、直列データを入力するのに
使用される。制御とビットＲＥ＝“１”である限り、ノ
ア・ゲート９８、インパータ９９及び１０６、伝送ゲー
ト９７及び１００から成るピン２３のデータ方向性ラッ
チＤＤＲ２３は、出カドライパを三状態モードに保持す
る。ＣＰＵは、ＲＥ＝“０”の場合ＤＤＲ２５を制御す
る。データ人カパッファ１０４は、あらゆる条件のもと
でピン２３における外部信号を入力する。

ポート２のピン２４は、Ｉ／Ｏ制御器が全２重或いは、
半２重送信モードにある場合直列データを出力するのに
使用される。ＴＥ＝“１”である限リ、インバータ１０
７１、ノア・ゲート１０８及び伝送ゲート１０５から成
るピン２４のデータ方向性２ラッチは、出力状態に保持
され、直列データＴＤＳＴは、ノア・ゲート１１０、イ
ンバータ１１３及び１１４．伝送ゲート１１１、１１２
及び１１５から成るピン２４のデータ出力レジスタに入
力される。ＴＥ＝“０”の場合％ＣＰＵは制御状態にあ
る。

クロック 全クロッキング管理装置は第１２図に示されている。速
度・モード制御レジスタ４５（第４図及び第５図）にお
ける４ビットは、高速クロックＲＴ（第８図Ａの線１１
０により発生されるの電圧源及び周波数を決定する。Ｒ
Ｔは．５０％デュティ・サイクル・クロックであり、送
信データ速度の正確に８倍、受信データ速度の約８倍で
ある。

送信機クロックは次の通りである。

ＴＳＨ　データ速度の２倍のパルス列であり、様式化す
るフリップ・フロップＴＤＳＴをクロックするのに使用
される。

Ｔθ　ビット・カウンタＴＣを駆動するビット速度クロ
ック Ｔｏｎｉ　遠隔装置に伝送するのに利用できるデータ・
ピット速度の５０％デュティ・サイクル・クロック 受信機クロックは次の通りである。

ＲＳＨ　受信データ・ストリームにおいて２相“１”ご
とに発生される２パルス。このクロックは、ＮＲＺ様式
には存在しない。

ＲＬＧ　受信データ・ストリ一ムにおいて２相“０”ご
とに発生される１パルス。ＮＲＺ様式においてＲＬＧは
Ｒθに等しい。

Ｒθ　受信データ・ストリームから抽出され、ＲＣカウ
ンタ３２、受信シフト・レジスタ３４及びスタート・ビ
ット・フリップ・フロップ３５を駆動する内蔵クロック
。

ＲＢＤ■　分離（即ちｄｅｆｅｒｍａｔｔ）フリップ・
フロップＲＳＤ ＲＢＢ　３５を駆動するクロックであり、Ｒθと同一速
度であるがより中点ビット（ｍｉｄ−ｂｉｔ）に近い。

具備された５個の高速クロックのうち、４個のクロック
はマイコン・タイマ４に分岐され、第５桁目のクロック
は外部クロック源から入力されることができる。すべて
のクロックは、５０％デュティ・サイクルを有し、デー
タ速度の８倍である。

タイマの４個のクロックは、ＴＯ、Ｔ３、Ｔ６及びＴ８
と呼ばれ、夫々、２、１６、１２８及び５１２で分割さ
れたφ２（ＣＰＵクロック）に一致する。

第８図Ａ乃至第８図Ｊは、本発明の直列Ｉ／Ｏ（入出力
）論理装置の個々の部分を示す。個々の図面は、第９図
に示された方法で１緒につなぎ合わされ、第１図の単チ
ップマイコンの完全な直列Ｉ／Ｏ論理図を構成する。第
８図Ａ乃至第８図Ｊの論理図を与えると、通常の当業技
術者は、ＭＯＳＦＥＴ技術（金属酸化物半導体電界効果
トランジスタ）のような実在する回路技術により本発明
の直列Ｉ／Ｏ論理を実行することが可能となる。第８図
Ａ乃至第８図Ｊに図示の論理と回路素子との間の内部接
続の詳細な説明は、記述を複雑化するのみである。

然し、第３図の一般ブロック図に関して図示され、説明
された種々の構造は、第８図Ａ乃至出８図Ｊの詳細な論
理図において強調されている。

第８図Ａは、フリップ・フロップ２０１〜２０４から成
る４ビットＴＢレジスタである。

第８図Ｂは、フリップ・フロップ２１１〜２１５から成
るＴＣカウンタ制御論理回路である。

第８図Ｃ及び第８図Ｄは、フリップ・フロップ２２１〜
２２４から成る速度・モード制御レジスタを示す。また
、フリップ・フロップ２３１〜２３８から成る制御状態
レジスタが第８図Ｃ及び第８図Ｄに示されている。

第８図Ｅは、フリップ・フロップ２４１〜２４Ｂから成
る送信データ・レジスタ、及びフリップ・フロップ２７
１〜２７８から成る送信シフト・レジスタを示す。

第８図Ｆは、フリップ・フロップ２６１〜２６８から成
る送信データ・レジスタ、及びフリップ・フロップ２７
１〜２７８から成る送信シフト・レジスタを示す。

第８図Ｇは、ポート２のＩ／Ｏピン（２２）の結合パッ
ド３２０及びＶＤＤパッド３０３、ＶＳＳパッド３０４
７を示す。ＶＤＤ及びＶＳＳパッド３０３、第８図Ａ乃
至第８図Ｊに図示の論理全般にわたって必要な時に分配
されることは理解されよう。

第８図Ｈは、ポート２のＩ／Ｏピン２３の結合パッド３
２１及びＩ／Ｏピン２４の結合パッド３２２を示す。

第８図Ｉは、フリップ・フロップ２８１〜２８５から成
るＲＣカウンタ制御論理を示し、更に、ＲＳＥフリップ
・フロップｌ０２を示す。

第８図Ｊは、フリップ・フロップ２９１〜２９８から成
るＲＢレジスタを示す。第８図Ｊは、また、ＳＥＰフリ
ップ・フロップ１０１、ＲＳＤフリップ・フロップ１１
１及びＴＤＳＴフリップ・フロップｆ１２を示す。

第１０図は、ＲＥＳＥＴ結合パッド３２３及び関連回路
を示し、線３００上にＲＥＳＥＴ信号、線３０１上にＭ
ＯＤＬ信号、及び線３０２上にＶＲＢＩＡＳを発生する
。

ＲＥＳＥＴ信号は、第８図Ａ乃至第８図Ｊの論理図にお
いて時にはＰＯＲ信号と呼ばれている。

マイコンの他の部分（図示せず）に接続する第８図Ａ乃
至第８図Ｊの線は次に説明される。第８図Ａにおいて、
ＴＭＲ信号は線４００により伝送され、信号Ｔ０、Ｔ６
、Ｔ３、Ｔ８は、夫線４０１−４０４により本発明の目
的と関係のない目的のためにマイコン・プログラム可能
タイマ４（第１図）に伝送される。第８図Ｄにおいて、
割込み制御信号ＩＲＱＳは、線４１０によりプログラム
可能タイマに伝送される。第８図Ｆにおいて、周辺デー
タ・パス３０の個々の線は、そのバスがデータを直列Ｉ
／Ｏ論理に送受させるものであるが、ＰＤＢＯ−ＰＤＢ
７と同一である。第８図Ｉにおいて、線４１５により送
られる信号ＰＣ２は、ポート２における３個のプログラ
ム制御ビットの１つを示し、プログラム制御ピットは、
本発明の目的と関係のない方法でマイコンの動作モード
をプログラムするのに使用される。また第８図Ｉにおい
て、線４１６上に信号ＩＲＳＢが示されており、その信
号は、単にＣＰＵによって発生される制御信号にすぎな
い。更に、第８図Ｉにおいて、Ａ１−Ａ４と指定された
マイコンの内部アドレス線及びＲ／Ｗと指定された読出
し／書込み制御線の幾つかゞ示されている。

第１１図は、マイコンの内部動作用に使用されるクロッ
ク信号φ１及びφ２を発生するクロック発生器４２０を
概略的に図示したものである。信号φ１及びφ２は、主
クロックＥから発生され、Ｅとφ１、φ２との間の関係
は、第１５図に示されている。

好ましい実施例の動作 初期設定及びリセット 直列Ｉ／Ｏ制御器は、動作に先だってマイコンのＲＯＭ
のソフトウェアによって初期設定されるべきである。こ
のシーケンスは、通常次の事項から成る。

（１）所望の動作制御ビットを速度・モード制御レジス
タ４５に書込むこと。

（２）制御状態レジスタ４６において所望の動作制御ピ
ットを書込むこと。送信機可能ビット（ＴＥ）及び受信
機可能ビット（ＲＥ）は、専用動作のためにセット状態
にしておかれる。

リセット動作のフローチャートについての第１４図が参
照される。送信データ・レジスタ３７、受信データ・レ
ジスタ３６をリセットする間、速度・モード制御レジス
タ４５及び制御状態レジスタ４６の両者におけるすべて
の状態ビット及び制御ビットは、送信データ・レジスタ
５７が空（ｉｄｌｅ）であることを示すようにセットさ
れている制御ビットＴＤＥを除いてリセットされる。更
に、ＴＢレジスタ４０がリセットされ、ＲＢレジスタ３
１は、ストップされ（リセットではない）、ポート２の
直列Ｉ／Ｏピン（Ｐ２２、Ｐ２３及びＰ２４）は、入力
として構成される。外部クロックは．Ｐ２２から利用可
能であるが、外部レジスタ３１は、クロックがこの時間
中にタイマ４から利用可能ではないからストップされる
。

可能な外部クロックの他にまたクロック速度以上の４個
のクロック（４２の約数）は、リセットの終りにおいて
タイマ４から利用可能となる。

ＮＣＲ＝Ｏであるから、最高速度クロックＴ０（＝φ２
÷２）がモード論理により高速クロックＲＴとして選択
される。ＲＴは、ＲＥＳＥＴ中連続的に動作するＲＢレ
ジスタ及びＴＢレジスタの両方をクロックする。ＲＢレ
ジスタへの入力は、ＲＥがセットされるまで“１”に保
持され、他方、ＴＢレジスタは引続きカウントする。

ＴＳＨ及びＴθは、ＴＢレジスタから論理的に抽出され
、夫々様式化するフリップ・フロップＴＤＳＴ１１２（
第８図Ｊ）、送信機能ビットカウンタＴＣ（第８図にお
いてＴＣＡ乃至ＴＣＤ）をクロックするのに使用される
。第１０番目のＴθクロックごとにＴＳθを発生する送
信機ビット、カウンタ論理によって送信シフト・レジス
タ・クロックは押圧される。

リセットの終りにおいて直列Ｉ／Ｏ制御器は最高速度で
動作している送信機ビット・カウンタにより低下（ｄｅ
ｇｅｎｅｒａｔｅ）モードにて機能していることが理解
される。様式化するフリップ・フロップＴＤＳＴ１１２
は、適当に構成されていないポート２のピンにより２相
様式にてトグルする。受信機ＲＢレジスタは、また、最
高速度にてクロックされているが“１”によりみたされ
ており、従って任意状態を保持している非様式化（ｄｅ
−ｆｏｒｍａｔａｔｉｎｇ）フリップ・フロップＲＳＤ
１１１（第８図Ｊ）に対してクロックを発生することは
できない。

重要な動作は、速度・モード制御レジスタ４５における
４個の制御ビットの書込みにより開始する。

これらのビット（ＣＣ１、ＣＣＯ、Ｓｌ、Ｓ０）は、所
望のクロック源及び速度を遡択し、データ様式を決定し
、必要なクロック・ピン（Ｐ２２）に配置される。次に
、５個の制御ビットが制御状態レジスタに書込まれ、モ
ード明細を完了する。これらビットの中の２つ（ＴＩＥ
及びＲＩＥ）は、割込みがマスクされているかどうかを
決定する。他の２ビット（ＲＥ及びＴＥ）は、動作が半
２重（送信中か受信中の何れか）或いは全２重であるか
どうかを決定する。第５番目のビット（ＷＵ）は、励起
（ｗａｋｅ−ｕｐ）モードに使用され、その励起モード
は受信動作にて説明されよう。

送信動作 送信動作は、制御状態レジスタ４６におけるＴＥビット
により可能とされる。このビットは、セットされると、
直列送信シフトレジスタ３８の出力をポート２のピン２
４にゲートし、ポート２に対してデータ方向レジスタ値
よりも優先する。

ＲＥＳＥＴに続いて、速度・モード制御レジスタ４５及
び制御状態レジスタ４６の両者は、所望の動作用に配列
されるべきである。かような手順中にＴＥビットをセッ
トすると、前文である“１”の９ビット・ストリングを
先づ送ることによって直列出力を開始する。前文に続い
て内部同期が設定され、送信機部分が動作用に準備され
る。

この時点にて２つの場合のうちの１つが存在するに至る
。

（１）若し、送信データ・レジスタ３７が空（ＴＤＲＥ
＝１）の場合、１の連続ストリングが送られ、あき線で
あることを示す。或いは、 （２）若し、データが送信データ・レジスタ３７（ＴＤ
ＲＥ＝０）に負荷される場合、語は、送信シフト・レジ
スタ３８に送られ、データ語の伝送を開始するであろう
。

転送それ自身の間には、０スタート・ビットが先づ送ら
れる。次にストップ・ビットまで続く８データ・ビット
（０ビットにより開始する）が送られる。送信データ・
レジスタ３７が空になった場合、ハードウェアは、ＴＤ
ＲＥフラグ・ビットをセットする。

若し、マイコンＣＰＵ１が適当な時間内にフラグ・ビッ
トに応谷する動作をやめた場合（送信データ・レジスタ
３７から送信シフト・レジスタに至る次の正常な転送が
発生すべき時には、ＴＤＲＥは今まで通り送られる）、
多くのデータが送信データ・レジスタ３７に供給される
まで、多数の１に続いて“スタート”ビット時間に１（
０の代りに）が送られる。ＴＤＲＥが１のまゝを保持す
る限り０は送られないであろう。

直列出力が、ビット時間ごとにトグルし、１が送られて
いる場合に１／２ピット時間にトグルすることを除いて
、２相モードは前述したように動作する。

半２重送信動作の概要を示す第１５図のフローチャート
を参照する。ＴＥがセットされると、送信ピン２４は、
ＤＤＲ２４を０に保持することによって出力に配列され
る。ＴＢがセットである限り．ＤＤＲ２４及びピン２４
の両者のＣＰＵ動作は禁止される。

ＴＥセットすると、また送信ビット・カウンタ（ＴＣ）
をリセットから開放する。ＴＣは、Ｔθクロック速度に
おいてＴＥ＝１の間絶えずカウントし、状態ビットＴＤ
Ｅがセットである限り９力ウントに保持される。伝送（
送信）同期は、ＴＳＥが９カウントの間にセットされる
時に設定される。ＴＤＥ＝１により発生される割込みが
使用される場合、新しいデータ語は、送信データ・レジ
スタ３７に負荷され、ＴＤＥはリセットされる。ＴＤＥ
をリセットすると、ＴＣがカウントを再開するのを許容
する。

ＴＳＨ（第８図Ａ）が、スタート・ビットを様式化フリ
ップ・フロップ’ＴＤＳＴ１１２（第８図Ｊ）にクロッ
クする時、送信が、ＴＣ１０−カウントの中央において
開始する。データ語は、１０−カウントの終りにおいて
送信データ・レジスタ３７から送信シフト・レジスタ３
８まで転送される。若し、データが２相様式にて送信さ
れるようになっている場合に、ＴＣ１０−カウントの終
りにおいて正常に発生したＴＤＳＴトグルは禁止され、
かくして各ＴＣカウンタ状態の中間点において送信され
たデータ・ビット境界を設定する。ＮＲＺ様式において
送信されたビット境界は、またＴＣカウンタ状態の中間
点において設定される。しかし、こゝには、ＴＤＳＯが
状態を変更した後発生する次のＴＳＨクロック即ちＴＳ
θクロック間に発生するＴＳＨクロックの後縁上の状態
を単に変更可能にする制御要素が存在する。

受信動作 受信動作は、速度・モード制御レジスタ４５を先づ配列
し、次いで制御・状態レジスタ４６におけるＲＥビット
に１を書込むことによって受信動作が可能とされる。Ｎ
ＲＺ様式において、受信機は、直ちにデータを受入れる
ように準備される。しかし、２相様式においては、少な
くとも１ピット時間の間に受信機が同期発生を許容する
ようにあき線（ｉｄｌｅ　ｌｉｎｅ）を提供する（１／
２ビット時間にトグルする）ことが必要となる。

受信機のビット間隔は、内部同期用に８個の副間隔（ｓ
ｕｂ−ｉｎｔｅｒｖａｌ）に分割される。標準的な非２
相モードにおいて、受信されたビット・ストリームは、
直面する最初の０（スペース）の前後に同期化される。

ビット時間ごとの略々中心は、次の１０ピットの間スト
ローブされる。若し、第１０番目のビットが１（ストッ
プ・ビット）でない場合、フレーミング誤りが想定され
、０ＲＦＢがセットされる。ＲＤＲＦは、フレーミング
誤りに対してセットされないことに注意すべきでるる。

若し、第１０番目のビットが１の場合には、データは受
信データ・レジスタ３６に転送され、割込みＲＤＲＦが
セットされる。若し、ＲＤＲＦが次の第１０番目のビッ
ト時間においてまだセット状態であれば、０ＲＦＥがセ
ットされ、オーバーラン（ｏｖｅｒ−ｒｕｎ）が発生し
ていることを示す。ＣＰＵ１が、受信データレジスタ３
６を読出すことに続いて制御・状態レジスタ４６を読出
すことにより何れかのフラグ（ＲＤＲＦ或いはＯＲＦＥ
）に応答する場合、ＲＤＲＦ（及び０ＲＦＥ）がクリヤ
されるであろう。

２相モードにおいて、転換間隔が８個の副間隔（ｓｕｂ
−ｉｎｔｅｒｖａｌ）のうちの６個より多いか少ないか
を決定しなければならない。１組の短い間隔は１として
定義され、他方長い間隔は０として定義される。若し、
ＲＥが１のストリング中セットされる場合、受信機はビ
ットと中間点ビット境界を区別することはできない。適
当なビット周期は、最初長い（０）転換間隔を発生する
。０に追随した８個の１が受信されるどバイト境界への
同期が発生する。

受信の半２重モードにおける動作の概要について第１６
図が参照される。ＲＥがセットされると、受信データピ
ンのＰ２５は、ＤＤＲ２３を“１”に保持することによ
って入力できるように配置される。

ＲＥがセット状態である限り、ＤＤＲ２３及びＰ２３の
両方のＣＰＵ動作は、廃止される。ＲＥをセットすると
、またＲＢレジスタ３１は入力線上のデータにクロック
を開始することを許容する。残余の受信モードの説明は
、ＮＲＺ動作及び２相動作に分離される。

あき線が０に移行し、スタート・ビットの到着を示す場
合、ＮＲＺ受信動作が開始する。受信機の同期は、スタ
ート・ビットの略々を中央においてＲＳＥをセットする
ことによって設定される。Ｒθは、ＲＥがセットである
限り絶えず動作しているＲＢレジスタ３１から論理的に
抽出される。Ｒθは、受信シフト・レジスタ３４及び受
信ビット・カウンタＲＣをクロックする。ＮＲＺ様式に
おいて、分離フリップ・フロップＲＳＤ１１１（第８図
Ｊ）は、単にストップ・ビットを保持するように受信シ
フト・レジスタ３４のもつ１つのビットとして作用し、
それは、Ｒθより１／４ビット時間だけ進んでいるＲＤ
Ｄ■ＲＢＥによりクロックされる。

ＮＲＺ受信において、入力するスタート・ビットは、Ｒ
Ｂレジスタ３１の入力であり、ＲＳＥ１０２をセットす
ることによって１フレームを同期させる（第８図Ｉ）。

フレームの次の９ビットに対して、ＲＢレジスタ３１は
、Ｒθ及びＲＳＤクロックを発生するようにトグルする
。データ・ストリームは、ＲＳＤ１１１、受信シフト・
レジスタ３４及びＲＳＴ２５０にクロックされる。若し
、フレーミング誤りが存在しない場合、８個のデータ・
ビットは受信データ・レジスタ３６に転送され、ＲＢＦ
状態ビットットされ、１つの正しい語の受信を示す。若
し、フレーミング誤りが発生した場合、或いは先のＲＤ
Ｆが供給されずリセットされない場合には、オア（ＯＲ
）状態ビットはセットされオーバーランを示す。ＲＳＥ
は、ＲＣ１０−カウントをリセットする。

２相受信機動作は、少なくとも１個の“１”に先行され
た“０”の受信により開始する。受信機の同期は、スタ
ート・ビットの略々中央においてＲ８Ｅ１０２をセット
することにより設定される。ＲＳＨ及びＲＬＧは、ＲＢ
レジスタから論理的に抽出され、分譲フリップ・フロッ
プＳＥＰ１０１を制御するのに使用される。分離用論理
は、受信機ビット・カウンタＲＣを駆動する受信機ビッ
ト・クロックＲθを発生する。ＲＳＨは、２相デ一タ様
式をＮＲＺ様式に変換するＲＳＤフリップ・フロップ１
１１をクロックする。受信シフト・レジスタ３４及びＲ
ＤＳＴ３５上でこの時点から、ＲＳＥ１０２が１０−カ
ウントの間自動的にリセットされずスタート・ビットの
間セットされることを除いて、ＮＲＺ動作モードにおけ
るように機能する。

全２重動作は、ＲＥ及びＴＥの両方をセットすることに
よって開始される。送信機の動作は、データ様式及び速
度を除けは受信機と独立している。

励起動作（ｗａｋｅ−ｕｐ　ｏｐｅｒａｔｉｏｎ）励起
能力は、共通線上の無関係のＣＰＵの処理が送信される
メッセージの残部を無視させることによって多重処理装
置の適用にあるＣＰＵの処理能力を増大させようとする
ものである。励起の特徴を喚起したいプロセッサは、励
起ビット（ＷＵ）を制御状態レジスタ４６にセットする
。励起ビットのセットにより、受信機部分はメッセージ
の処理を継続し、ＲＤＲＦフラグビットをセットしない
。これは、プロセッサからメッセージを効果的にマスク
する。１１個の連続した１を受信すると、受信機部分は
励起ビットをクリヤし、かくして正常なフラグ動作を可
能にする。第６図を参照するに、こゝでは、主（ｍａｓ
ｔｅｒ）ＣＰＵ５００が従（ｓｌａｖｅ）ＣＰＵ５０５
とのみ通信している。従ＣＰＵ５０３及び５０４は、直
列バス５０２上のメッセージを取り消す（ｉｇｎｏｒｅ
）。

励起動作中送信機プロセッサの仕事を考慮することは重
要である。“メッセージ”は、励起動作にある受信機が
その励起ビットをクリヤするのに充分な期間、送信線が
メッセージ内であき（ｉｄｌｅ）に移行しないような方
法で送信文字の記号列（ｓｔｒｉｎｇ）から成るものと
考えられる。励起ビットは、１１個のｉ連続した１のス
トリングによってクリヤ（或いはリセット）される。デ
ータ及びストップ・ビットの両方が、１１個の１の総数
をカウントすることを理解することが重要である。ソフ
トウェアを供給すると、送信機は、ＴＤＲＥが“１”に
等しいことを検出することにより送信データ・レジスタ
３７において次の文字を記憶するであろう。送信線は、
１０ビット時間（１つのスタート・ビット、８個のデー
タ・ビット、１つのストップ・ピット）をシフト・アワ
トしてビジィ（ｂｕｓｙ）に保たれ、その時に、若し、
送信機が使用されない場合に、線路はあき（ｉｄｌｅ）
に移行するであろう。若し、送信された最後のバイトが
すべて１（ＳＦＦ）であれば、送信機は、受信機が１１
個の連続した１を見る前にＴＤＲＥフラグに応答するの
に全体として１１ビット時間かかる。若し、データの最
上位ビットが０であれば、送信機のサービス・ルーチン
は、励起ビットを感動させる前にＴＤＲＥフラグに応答
するのに全体として１６ビット時間かゝる。これら２つ
の場合は、受信機を励起状態に保持するために送信機の
サービス・ルーチンによって必要とされる最大、最小応
答時間を示す。

所定のメッセージの最後の文字が送られた後、次のメッ
セージを始めるまでの必要な時間の間、線路を遊ばせる
こともまた送信機の仕事である。

応答時間があるから、必要な時間はデータいかんで決ま
る。若し、送られた最後のバイトがすべて１であれば、
送信機は、次のメッセージを始める前に全体として１２
ビット時間待たなければならない（ＴＤＲＥフラグを伝
達した後）。送られた最後のバイトの最上位ビットが０
であれば、最大待時間が必要である。この条件により、
送信機は、次のメッセージを始める前に全体として２０
ビット時間待たなければならない。

励起モードを喚起したい受信機サービス・ルーチンは、
それが特定のメッセージ用のアドレスでないことを決定
した後、この決定をする。受信機のルーチンは、次いで
励起ビットをセットすることによってメッセージの残部
を効果的に取消すであろう。励起ビットは、送信線路が
あき（ｉｄｌｅ）であればセットできないことを理解す
ることは重要である。励起ビットのセットにより、ＲＤ
ＲＦフラグ・ビットは、メッセージの残余中にセットさ
れないであろう。若し、ＲＤＲＦフラグ・ビットがクリ
ヤされると、ＯＲＦＥビットは、また、励起により禁止
される。若し、励起が、ＲＤＲＦフラグ・ビットをクリ
ヤすることなく喚起される場合、ＯＲＦＥビットは、現
メッセージの次の文字の受信によりセットされよう。受
信機部分が伝送線上の１１個の連続した１を検出する場
合、励起ビットは、クリヤし、ＲＤＲＦフラグ・ピット
は次のメッセージの最初の文字の受信によりセットされ
よう。

種々の動作状態 リセット中、マイコンは、初期状態にセットされ、能動
信号は、チップに電源が印印加される限り動作する単に
クロックφ１及びφ２にすぎない。リセットの終りにお
いて、タイマ・カウンタはクロックφ２の立上り端によ
り動作を開始する。一般的に、直列Ｉ／Ｏ動作開始は、
２個或いは５個の書込み命令の実行を必要とするが、直
列Ｉ／Ｏは、最高のデータ速度において２相様式のリセ
ットになるから、１個の書込み命令のみにより開始させ
ることは可能である。１６個のデータ・モードが可能で
ある。即ち、２相のそれぞれに対する４個のデータ速度
（第１表参照）、ＮＲＺ（クロックなし）、ＮＲＺ（内
部クロック）及びＮＲＺ（外部クロック）である。

リセットの終りにおいて、直列Ｉ／Ｏの最初の所望の使
用法が、最高のデータ速度における２相データを受信す
ることになっている場合、このモードは１個の仕込み命
令により設定されることができる。ＲＥをセットすると
、受信モードを設定する。

ＲＢレジスタ３１は、ＲＴクロックがスタートするや否
や、“１”による書込みを開始するから、少なくとも１
個の遊び（ｉｄｌｅ）ビットは、スタート・ビットの立
上り端上でＲＬＧパルスの発生を保証するようにスター
ト・ビットを先導しなければならない。若し、スタート
・ビットが高い値になることがあれば、最初のＲＬＧを
発生する立上り端は存在しないであろうし、また同期は
設定されないであろう。

若し、ＭＣＲ＝０でないモードが所望されるか或いは現
モードが変更されることになる場合には、２個の書込み
命令即ち、速度・モード制御レジスタ４５用の１つと、
制御・状態レジスタ４６用の１つとが実行されなければ
ならない。様式及びデータ速度は、前者により決定され
、２重及び制御モーードは後者により決定される。

ＮＣＲ＝１．２及び３の波形は、速度・モード制御レジ
スタがまた書込まれなければならないから、ＲＥのセッ
ティングが５ｘφ２倍だけ遅延されることを除外すれば
、ＭＣＲ＝０の場合と同様である。

ＮＲＺ動作（ＭＣＲ≧４）の開始は、ＲＥがセットされ
るとすぐリセット後発生することができる。

データ、制御及び２重モードを設定する外に、送信デー
タ・レジスタ３７にデータを書込むことが必要である。

できるだけ早く送信を開始することが所望されている場
合、データ語は、送信データ・レジスタ３７に書込まれ
、次いで制御・状態レジスタ４６のビットは、ＴＤＲＥ
＝０及びＴＥ＝１に配列されるべきである。制御・状態
レジスタをロードする前に送信データ・レジスタをロー
ドすると、データ転送及びデータ送信を直ちに開始する
ことを許容する。

若し、送信が割込み駆動される場合は、ＴＤＥはセット
のまゝであり、割込みサービス・ルーチンは、送信デー
タ・レジスタ３７の書込みを処理する。

直列Ｉ／Ｏは、割込みサ−ビス・ルーチンがその動作を
監視することを許容する。送信割込みは、ＴＩＥをセッ
トすることにより可能とされ、受信機割込みは、ＲＩＥ
をセットすることにより可能とされる。

若し、ポーリング動作が所望されている場合には、割込
みは、ＴＩＢ或いはＲＩＢ、又は両者をリセットするこ
とによって禁止される。

第１７図は、第８図Ａ乃至出８図Ｊの詳細な論理図、例
えは第８図Ｊにおいてフリップ・フロップＲＢＡ−ＲＢ
Ｂを実行するのに使用されるようなＤフリップ・フロッ
プの詳細な回路図を示す。

第１８図は、リセットをもったＤフリップ・フロップ、
例えは、第８図Ａにおいてフリップ・フロップＴＥＡ−
ＴＢＤを実行するのに使用されるようなＤフリップ・フ
ロップに対応する詳細な回路図を示す。

第１９図は、セット及びリセットを有し、例えば、フリ
ップ・フロップＴＳＥ４２７（第８図Ｂ）及びＲＤＦ２
５５（第８図Ｄ）を実行するのに使用されるような結合
されたラッチに対応する詳細な回路図を示す。

第２０図は、Ｓ、Ｒ入力を有する結合ラッチ、例えば、
第８図Ｉのフリップ・フロップＲＳＥ１０２を実行する
のに使用されるようなラッチに対応する詳細な回路図を
示す。

第２１図は、リセットを有し、例えば、第８図Ｅのフリ
ップ・フロップＲＢ０−ＲＢ７を実行するのに使用され
るラッチに対応する詳細な回路図を示す。

第２２図は、フォロワー・ラッチ例えは、第８図Ｄにお
けるラッチＲＦＥ、ＴＦＦ及びＯＲＦを実行するのに使
用されるうラッチに対応する詳細な回路図を示す。

第８図Ａ乃至第８図Ｊ、第１０図及び第１１図に図示さ
れた直列Ｉ／Ｏ通信論理の動作は、次の論理式によって
要約されよう。

制御信号 ＢＰ＝ＣＣ１・ＣＣＯ Ｒ８１＝・ＲＳＤ・ＲＤＳＴ・Ｒθ ＲＳＥＳ＝ＢＰ／ＲＢＤ・ＲＢＥ・Ｐ２３＋ＢＰ・ＬＧ
ＲＳＥＲ＝ＲＥ＋ＲＸＦＲ・（ＢＰ＋ＳＨ）＋ＲＣＤ・
ＲＣＥ・ＲθＲＳＥＣ＝Ｒθ ＲＳＨ＝ＲＢＡ・ＲＢＦ・ＲＢＧ＋ＲＢＡ・ＲＢＦ・Ｒ
ＢＧＲＬＧ＝ＲＢＡ・ＲＢＦ・ＲＢＧ＋ＲＢＡ・ＲＢＦ
・ＲＢＧＳＥＰＤ＝ＳＥＰ ＳＥＰＲ＝ＲＬＧ ＳＥＰＣ＝ＲＳＨ Ｒθ＝ＲＬＧ＋ＲＳＨ・ＳＥＰ ＲＸＦＲ＊＝ＲＳＥ・ＲＣＤ・ＲＣＥ・ＲＳＤ・ＲθＲ
ＸＦＲ＝ＲＸＦＲ＊・０１ ＸＦＲ＝ＲＸＦＲ−ＲＤＦ ＲＴ＝（ＣＣ１＋ＣＣＯ）・（Ｓ１・Ｓ０・ＴＯ＋Ｓ１
・ＳＯ・Ｔ５＋Ｓ１＋ＳＯ・Ｔ６＋Ｓ１・ＳＯ・Ｔ８）
＋ＣＣ１・ＣＣＯ・Ｐ２２ＴＳＲＳ＝ＴＣＤ・ＴＣＥ・
Ｔθ ＴＳＥＲ＝ＴＥ ＴＳＥＣ＝Ｔθ ＴＳＨ＝ＴＢＣ・ＴＢＤ＋ＴＢＣ・ＴＢＤＴθ＝ＴＢＣ
・ＴＢＤ ＴＳθ＝Ｔθ（ＴＣＡ＋ＴＣＥ） ＴＸＦＲ＊＝ＴＳＥ・ＴＣＡ・ＴＣＥ・ＴθＴＸＦＲ＝
ＴＸＦＲ＊・０１ 制御状態レジスタ ＷＵＷＲ＝ＰＤＢＯ・ＷＳＲ−ＲｅｓｅｔＷＵＣ＝ＷＳ
Ｒ・Ｒθ ＷＵＲ＝Ｒ８１＋ＲＥ ＲＤＦＷＲ＝ＲＸＦＲ−Ｒｅｓｅｔ・ＷＵＲＤＦＲ＝Ｒ
ＦＦ・ＲＲＤ ＲＤＦＣ＝ＲＸＦＲ ＲＦＦＷＲ＝ＲＤＦ・ＲＳＲ ＲＦＦＨ＝ＲＤＦ ＴＤＥＷＲ＝ＴＸＦＲ＋Ｒｅｓｅｔ ＴＤＥＲ＝ＴＦＦ・ＷＴＤ ＴＦＦＷＲ＝ＴＤＥ・ＲＳＲ ＴＦＦＲ＝ＴＤＮ＋Ｒｅｓｅｔ ＯＲＷＲ＝（ＲＤＦ・ＲＸＦＲ＋ＲＣＤ・ＲＣＥ・ＲＳ
Ｄ・ＷＵ・Ｒθ）・ＲｅｓｅｔＯＲＲ＝ＯＲＦ・ＲＲＤ ＯＲＣ＝ＲＤＦ・ＲＸＦＲ＋ＲＣＤ・ＲＣＥ・ＲＳＤ・
ＷＵ・ＲθＯＲＦＷＲ＝ＯＲ・ＲＳＲ ＯＲＦＲ＝０Ｒ ＳＣＲｎＷＲ＝ＰＤＢｎ・ＷＳＲ・Ｒｅｓｅｔ　１≦ｎ
≦３Ｓ０＝ＭＣＲ０ Ｓ１＝ＭＣＲ１ ＣＣ０＝ＭＣＲ２ ＣＣ１＝ＭＣＲ５ 速度・モード制御レジスタ ＭＣＲｎ＋ｖＲ−ＰＤＢｎ・ＷＭＲ−Ｒｓａｇｔ　Ｏ≦
ｎ≦３Ｓｏ−ＭＣＲＯ ８１＝ＭＣＲ１ ＣＣＯ＝ＭＣＲ２ ＣＣ１−ＭＣＲ３ ＭＣＲｎＣ＝ＷＭＲ 受信データ・レジスタ ＲＤＲｎＷＲ＝ＸＦＲ・ＲＤＳｎ　Ｏ≦ｎ≦７ＲＤＲｎ
Ｒ＝Ｒｅｓｅｔ　Ｏ≦ｎ≦７ 送信データ・レジスタ ＴＤＲｎＷＲ＝ＰＤＢｎ・ＷＴＤ　Ｏ≦ｎ≦７ＴＤＲｎ
Ｒ＝Ｒｅｓｅｔ　Ｏ≦ｎ≦７ ＲＢレジスタ ＲＢＡＤ＝ＲＥ＋ＢＰ・Ｐ２３＋ＢＰ・ＲＢＨ（ＲＣＡ
＋ＲＣＤ）＋ＲＣＡ・ＲＣＤ・（ＷＵ＋ＲＢＨ）・Ｐ２
３ＲＢＢＤ＝ＲＢＡ ＲＢＤＤ＝ＲＢＢ ＲＢＤＤ＝ＲＢＣ ＲＢＥＤ＝ＲＢＤ ＲＥＦＤ＝ＲＢＥ ＲＢＦＤ＝ＲＢＦ ＲＢＨＤ＝ＲＢＣ ＲＢＡＣ＝ＲＢＢＣ＝ＲＢＣＣ＝ＲＢＤＣ＝ＲＢＥＣ＝
ＲＢＦＣ＝ＲＢＧＣ＝ＲＢＨＣ＝ＲＴＴＢレジスタ ＴＢＡＤ＝ＴＢＤ ＴＢＢＤ＝ＴＢＡ ＴＢＣＤ＝ＴＢＢ ＴＢＤＯ＝ＴＢＣ ＴＢＡＲ＝ＴＢＢＲ＝ＲＢＣＲ＝ＴＤＢＲ＝Ｒｅｓｅｔ
ＴＢＡＣ＝ＴＢＢＣ＝ＴＢＣＣ＝ＴＢＤＣ＝ＲＴＲＣカ
ウンタ ＲＣＡＤ＝ＲＳＥ・ＲＣＥ ＲＣＢＤ＝ＲＣＡ ＲＣＣＤ＝ＲＣＢ ＲＣＤＤ＝ＲＣＣ ＲＣＥＤ＝ＲＣＤ ＲＣＡＲ＝ＲＣＢＲ＝ＲＣＣＲ＝ＲＣＤＲ＝ＲＣＥＲ＝
ＲＳＥＲＣＡＣ＝ＲＣＢＣ＝ＲＣＣＣ＝ＲＣＤＣ＝ＲＣ
ＥＣ＝ＲθＴＣカウンタ ＴＣＡＤ＝ＴＣＥ ＴＣＢＤ＝ＴＣＡ ＴＣＣＤ＝ＴＣＢ ＴＣＤＤ＝ＴＣＣ ＴＣＥＤ＝ＴＣＤ＋ＴＣＥ・ＴＤＥ ＴＣＡＲ＝ＴＣＢｒ＝ＴＣＣＲ＝ＴＣＤＲ＝ＲＣＥＲ＝
ＴＥＴＣＡＣ＝ＴＣＢＣ＝ＴＣＣＣ＝ＴＣＤＣ＝ＴＣＥ
Ｃ＝Ｔθ受信シフトレジスタ ＲＳＤＤ＝ＢＰ・ＳＥＰ＋ＢＰ・Ｐ２３ＲＳＤＲ＝ＢＰ
・ＬＧ ＲＳＤＣ＝ＢＰ・ＲＳＨ＋ＢＰ・（ＲＢＤ■ＲＢＥ）Ｒ
ＤＳ７Ｄ＝ＲＳＤ ＲＤＳｎＣ＝ＲＤＳ（ｎ＋１）　Ｏ≦ｎ≦６ＲＤＳｎＣ
＝Ｒθ　Ｏ≦ｎ≦７ ＲＤＳＴＤ＝ＲＤＳ０ ＲＤＳＴＣ＝Ｒθ 送信シフト・レジスタ ＴＤＳＴＤ＝“１” ＴＤＳ７ＷＲ＝ＴＸＦＲ・ＴＤＲ７ ＴＤＳｎＤ＝ＴＤＳ（ｎ＋１）　０≦ｎ≦６ＴＤＳｎＷ
Ｒ＝ＴＸＦＲ・ＴＤＲｎ　Ｏ≦ｎ≦６ＴＤＳＯＣ＝ＴＳ
θ・ＴＸＦＲ　Ｏ≦ｎ≦７ＴＤＳｎＣ＝ＴＢθ　Ｏ≦ｎ
≦７ ＴＤＳＴＤ＝ＢＰ・Ｔθ・ＴＳＥ〔（ＴＣＡ十ＴＣＥ）
・ＴＤＳ０〕■ＴＤＳＴ〕＋ＢＰ・（ＴＳＥ＋（ＴＣＡ
＋ＴＣＥ）・ＴＤＳＯ〕ＴＤＳＴＣ＝ＴＳＨ 出力信号 ＴＥＸ＝ＴＢＤ ＩＲＱＳ＝ＲＩＥ・（ＲＤＦ＋ＯＲ）＋ＴＩＥ・ＴＤＥ
ＰＤＢｎ＝Ｒ／Ｗ・（ＲＤＲｎ・ＲＤＲ＋ＳＣＲｎ・Ｓ
ＣＲ）　０≦ｎ≦７ＰＯ２２＝ＰＤＢ２・Ｗ１０２・Ｃ
Ｃ１＋ＴＥＸ・ＣＣ１・ＣＣ０Ｐ０２３＝ＰＤＢ３・Ｗ
１０２ Ｐ０２４＝ＰＤＢ４・Ｗ１０２・ＴＥ＋ＴＤＳＴ・ＴＥ
Ｐ２ｎ＝ＤＤＲ２・ＩＮ２ｎ＋ＤＤＲ２・Ｐ０２ｎ　Ｏ
≦ｎ≦４ＩＮ２ｎ＝ｄａｔａ（ピンにおける）　Ｏ≦ｎ
≦４データ方向レジスタ ＤＤＲ２２＝ＰＤＢ２・ＤＤＲ２・ＣＣ１・ＣＣ０＋Ｒ
ｅｓｅｔＤＤＲ２３＝ＰＤＢ３・ＤＤＲ２＋ＲＥ＋Ｒｅ
ｓｅｔＤＤＲ２４＝ＰＤＢ４・ＤＤＲ２・ＴＥ＋Ｒｅｓ
ｅｔアドレス ＰＳ＝ＶＭＡ ＳＩＯ＝ＰＳ・Ａ４・Ａ３・Ａ２ Ｐ１２＝ＰＳ・Ａ４・Ａ３・Ａ２ ＭＣＲ＝ＳＩＯ・Ａ１・Ａ０ ＷＭＲ＝Ｒ／Ｗ・ＳＣＲ・０２ ＳＣＲ＝ＳＩＯ・Ａ１・Ａ０ ＲＳＲ＝Ｒ／Ｗ・ＳＣＲ・０２ ＷＳＲ＝Ｒ／Ｗ・ＳＣＲ・０２ ＲＤＲ＝ＳＩＯ・Ａ１・Ａ０ ＲＲＤ＝Ｒ／Ｗ・ＲＤＲ・０２ ＴＤＲ＝ＳＩＯ・Ａ１・Ａ０ ＷＴＤ＝Ｒ／Ｗ・ＴＤＲ・０２ ＤＤＲ２＝Ｒ／Ｗ・Ｐ１２・Ａ１・Ａ０Ｒ１０２＝Ｒ／
Ｗ・Ｐ１２・Ａ１・Ａ０Ｗ１０２＝Ｒ／Ｗ・Ｐ１２・Ａ
１・Ａ０こゝに開示された発明は、種々の方法で変更さ
れ、特に詳述し、前述した以外に多くの実施例を想像で
きることは、当業技術者に明らかである。

従って、本発明の精神と範囲を逸脱しない本発明のすべ
ての変形を包含することは特許請求の範囲により意図さ
れている。

【図面の簡単な説明】

第１図は、本発明を具体化した単チップ・マイク寵コン
ピュータのブロック図である。 第２図は、本発明を具体化した単チップ・マイクロコン
ピュータの出力ピン（ｐｉｎ−ｏｕｔ）の配置を示す。 第３図は、本発明を具体化した直列入出力通信論理装置
の一般的ブロック図を示す。 第４図は、本発明を具体化した直列入出力装置の詳細な
ブロック図を示す。 第５図は、直列入出力論理装置のソフトウェア−アドレ
ス可能レジスタを示す。 第４図は、本発明の一実施例を説明する多重処理装置構
造を示す。 第７図Ａは、ＮＲＺ−符号化データを示す。 第７図Ｂは、２相−符号化データを示す。 第８図Ａ乃至第８図Ｊは、本発明の直列入出力通信論理
装置用の詳細な論理構成を示す。 第９図は、第８図Ａ〜第８図Ｊの個々の図面の内部接続
配置を示す。 第１０図は、第８図Ａ〜第８図Ｊに図示の論理回路内に
て利用される信号を発生する付加的の詳細な論理図を示
す。 第１１図は、主クロック入力Ｅからマイクロコンピュー
タ内部クロックφ１．φ２の発生を概略的に示す。 第１２図は、本発明の好ましい実施例においてクロック
配置を説明するブロック図である。 第１５図は、内部クロックφ１．φ２と主クロックＥと
の関係を図示したものである。 第１４図は、直列通信は論理装置のリセット動作のフロ
ー・チャートを示す。 第１５図は、半多重送信モードで動作する直列入出力通
信論理装置のフロー・チャートを示す。 第１６図は、半多重受信モードで動作する直列入出力通
信論理装置のフロー・チャートを示す。 第１７図乃至第２２図は、第８図Ａ〜第８図Ｊの論理回
路に利用されるフリップ・フロップ及びラッチ回路の詳
細な回路図を示す。 第１図において、 １１、１２、１３及び１４は夫々ポート１、２、３及び
４、２６はＣＰＵ、 ２、５はＲＡＭ、ＲＯＭ、 ４はタイマ、 ５は直列Ｉ／Ｏ ６はマルチプレクサ。 ］−１１１−・ノ・ｉ”、ｌ：：（’１勺′ｉゞｉ（二
安史なし）ご＝＝３ ０ナー◆ＥＸＴ、ＣＬにＩＮ／ＩＮＴ、ＣＬＫＯＩＪ丁
ご＝＝５ ５００ ノくス上の−ｆ−９Ｍ消しへ゛ス上のデー９仮消０主従
間通信（１１１達６Ｍ辻９（割込み鏑よ） ０１００１１０１ ＮＲＺ’ａ式←ＴＩＭＥ ０１００１１０１ ２４１］様式 ％式％ ス＝ＴＥ２’ ヱ＝７．１舎 手続補正書 昭和５８年１０月２８日 １、事件の表示 昭和５８年特許願第１３８６４４号 ２、発明の名称 デジタル回路 ；３．補正をする者 事件との関係特許出願人 住所アメリカ合衆国イリノイ州６０１９６．シャンパー
グ。 イー・アルゴンフィン・ロード、１３０３番名称モトロ
ーラ・インコーボレーテ・ノド代表者ピンセント・ジェ
イ・ラウナー ４復代理人 ６、？ｉｌｉ正の対象明細書第３頁乃至第７７頁及び図
面（浄書。 内容に変更なし） ７、補正の内容別紙の通り

Claims (1)

1. 【特許請求の範囲】 クロック周波数ｆを有するマンチェスタ符号化データス
   トリームにおいてデータとクロック信号とを分離するデ
   ジタル回路にして、 周波数Ｎｆの付加クロックを与える手段、たゞしＮは、
   ２よりより大きい正の整数。 前記データストリーム及び前記付加クロックに応答し、
   少なくとも１つの制御クロックを発生する第１シフトレ
   ジスタ、 前記データストリーム及び前記少なくとも１つの制御ク
   ロックに応答し、前記データストリームのデータと内部
   クロックとを分離する第２シフトレジヌタ、を具えるデ
   ジタル回路。