JPS5963577A - 電圧発生装置 - Google Patents
電圧発生装置Info
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- JPS5963577A JPS5963577A JP57175097A JP17509782A JPS5963577A JP S5963577 A JPS5963577 A JP S5963577A JP 57175097 A JP57175097 A JP 57175097A JP 17509782 A JP17509782 A JP 17509782A JP S5963577 A JPS5963577 A JP S5963577A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2839—Fault-finding or characterising using signal generators, power supplies or circuit analysers
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- G—PHYSICS
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- G06J—HYBRID COMPUTING ARRANGEMENTS
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- General Engineering & Computer Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Control Of Voltage And Current In General (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えはＩＣテスタに用いられる電圧発生装置
に関し、特に回路構造を簡素化し、安価に作ることがで
きる電圧発生装置を提供しようとするものである。
に関し、特に回路構造を簡素化し、安価に作ることがで
きる電圧発生装置を提供しようとするものである。
〈発明の背景〉
例えはＩＣテスタでは各種の規格が異なるＩＣを試験す
るため、規格が異なるＩＣを試験する毎に例えば被試験
ＩＣに入力する信号のドライブ電圧、読出出力がＨ論理
であるかＬ論理であるかの判定を行なうだめの基準電圧
等を設定し々ければならない。これらの各電圧は被試験
ＩＣの各端子毎に数種類ずつ用意する必要がある。捷だ
各端子毎に単独で電圧を制御しなければならないため多
くの数の電圧発生器を必要とする。従ってこれら各電圧
発生器の電圧をそれぞれ手動により設定するととｍ：無
理でるり、従来より予め設定電圧をメモリ等に記憶して
おき、このメモリからデータを読出してＤ−ｈｇ換し、
そのＤ−Ａｉ換出出力より所望の設定電圧を得るように
している。Ｄ−Ａ変換器は必要な設定電圧の数だけ必要
とするものであるからその数も多くなシコストが高くな
る欠点がある。
るため、規格が異なるＩＣを試験する毎に例えば被試験
ＩＣに入力する信号のドライブ電圧、読出出力がＨ論理
であるかＬ論理であるかの判定を行なうだめの基準電圧
等を設定し々ければならない。これらの各電圧は被試験
ＩＣの各端子毎に数種類ずつ用意する必要がある。捷だ
各端子毎に単独で電圧を制御しなければならないため多
くの数の電圧発生器を必要とする。従ってこれら各電圧
発生器の電圧をそれぞれ手動により設定するととｍ：無
理でるり、従来より予め設定電圧をメモリ等に記憶して
おき、このメモリからデータを読出してＤ−ｈｇ換し、
そのＤ−Ａｉ換出出力より所望の設定電圧を得るように
している。Ｄ−Ａ変換器は必要な設定電圧の数だけ必要
とするものであるからその数も多くなシコストが高くな
る欠点がある。
然も後述するようにＤ−Ａ変換器の出力を取出すバッフ
ァ増幅器等のオフセット電圧を除去するために各電圧発
生器毎にオフセットデータを記憶しておき、そのオフセ
ットデータをＤ−Ａ変ｍしてそのＤ−Ａｘ換出力を設定
電圧から減算するようにしている。よってＤ−Ａ変換器
の数か益々多くなる欠点がある。
ァ増幅器等のオフセット電圧を除去するために各電圧発
生器毎にオフセットデータを記憶しておき、そのオフセ
ットデータをＤ−Ａ変ｍしてそのＤ−Ａｘ換出力を設定
電圧から減算するようにしている。よってＤ−Ａ変換器
の数か益々多くなる欠点がある。
〈従来の説明〉
第１図に従来の電圧発生装置を示す。この図では一つの
設定電１圧を発生する部分だけを示す。図中１０１は出
力すべき電圧値に該当するテジタルデータをストアする
レジスタを示す。このレジスタ１０１にメモリ（特に図
示しない）からデータ１０２か与えられ、そのデータを
ストアする。レジスタ１０１にストアされたデータはＤ
−Ａ変換器１０３に与えられ、このＤ−Ａ変換器１０３
においてアナログ値に変換される。Ｄ−Ａ変換器は電流
出力形が一般的であるためＤ−Ａ変換器１０３の出力側
には電流−電圧変換器１０４が設けられ電圧信号に変換
している。
設定電１圧を発生する部分だけを示す。図中１０１は出
力すべき電圧値に該当するテジタルデータをストアする
レジスタを示す。このレジスタ１０１にメモリ（特に図
示しない）からデータ１０２か与えられ、そのデータを
ストアする。レジスタ１０１にストアされたデータはＤ
−Ａ変換器１０３に与えられ、このＤ−Ａ変換器１０３
においてアナログ値に変換される。Ｄ−Ａ変換器は電流
出力形が一般的であるためＤ−Ａ変換器１０３の出力側
には電流−電圧変換器１０４が設けられ電圧信号に変換
している。
電流−電圧変換器１０４の出力電圧はそのま＼と極性反
転器１０５を通じて極性選択回路１０６に供給される。
転器１０５を通じて極性選択回路１０６に供給される。
−極性選択回路１０６には二つのスイッチ１０６ａと１
０６ｂが設けられ、これらスイッチ１ （１６ａと１０
６ｂが極性データレジスタ１０７にストアされた極性デ
ータにより正と負の何れか一方の電圧を選択し、その選
択した極性の電圧を電圧加算回路１０８に与える。
０６ｂが設けられ、これらスイッチ１ （１６ａと１０
６ｂが極性データレジスタ１０７にストアされた極性デ
ータにより正と負の何れか一方の電圧を選択し、その選
択した極性の電圧を電圧加算回路１０８に与える。
この電圧加算回路１０８はその後段側に接続されるバッ
ファ増幅器１０９、その他のアナログ回路で発生するオ
フセツｈ％圧を除去するために設けられたものである。
ファ増幅器１０９、その他のアナログ回路で発生するオ
フセツｈ％圧を除去するために設けられたものである。
つまシバツファ増幅器１０９以後のアナログ回路にオフ
セット’を圧が存在するとレジスタ１０１にストアした
設定電圧データのＤ−Ａ変換値にオフセットに圧が加算
されてし捷い、本来与えるべき電圧とは異々る軍１圧か
設定値として与えられてしまう不都合がある。
セット’を圧が存在するとレジスタ１０１にストアした
設定電圧データのＤ−Ａ変換値にオフセットに圧が加算
されてし捷い、本来与えるべき電圧とは異々る軍１圧か
設定値として与えられてしまう不都合がある。
このためバッファ増幅器１０９以後のアナログ回路で発
生するオフセット電圧相当値を補正回路１１１から発生
させ、この補正回路１１１から出力される補正電圧を電
圧加算回路１０８に与え、オフセット電圧を除去するよ
うにしている。
生するオフセット電圧相当値を補正回路１１１から発生
させ、この補正回路１１１から出力される補正電圧を電
圧加算回路１０８に与え、オフセット電圧を除去するよ
うにしている。
補正回路１１１は上記した電圧発生装置と同様にレジス
タ１１２とＤ−Ａ変換器１１３、電流−電圧変換回路１
１４とにより構成され、レジスタ１１２に予め測定して
求めたアナログ回路のオフセント電圧値に相当するデー
タ１１５をメモリからストアし、そのデータ値をＤ−Ａ
変換して電圧加算回路１０８に与える。
タ１１２とＤ−Ａ変換器１１３、電流−電圧変換回路１
１４とにより構成され、レジスタ１１２に予め測定して
求めたアナログ回路のオフセント電圧値に相当するデー
タ１１５をメモリからストアし、そのデータ値をＤ−Ａ
変換して電圧加算回路１０８に与える。
〈従来の欠点〉
上記したように従来はチャンネルの数だけＤ −Ａ変換
器１０３を必要とする上にオフセット除去のｔめにもＤ
−Ａ変換器１１３を必−袈とする。よってＤ−Ａ２ｍ器
の数が多くなり、コスト高となっている。まだ回路の規
模が大きくなり複雑になる欠点がある。
器１０３を必要とする上にオフセット除去のｔめにもＤ
−Ａ変換器１１３を必−袈とする。よってＤ−Ａ２ｍ器
の数が多くなり、コスト高となっている。まだ回路の規
模が大きくなり複雑になる欠点がある。
〈発明の目的〉
この発明は補正回路１１１側のＤ−Ａ変換器を省略し、
回路を簡素化することによシコストダウンを達すること
を目的とするものである。
回路を簡素化することによシコストダウンを達すること
を目的とするものである。
〈発明の概敦〉
この発明では設定電圧に関するデータをディジタル信号
の状態においてオフセット電圧相当値を設定電圧データ
に対して加算又は減算し、ディジタル信号の状態でオフ
セットを圧相当値を除去し、そのオフセット電圧相当値
が除去されたディジタル信号をＤ−Ａ変換するように構
成したものである。
の状態においてオフセット電圧相当値を設定電圧データ
に対して加算又は減算し、ディジタル信号の状態でオフ
セットを圧相当値を除去し、そのオフセット電圧相当値
が除去されたディジタル信号をＤ−Ａ変換するように構
成したものである。
従ってこの発１明によればＤ−Ａ変換器を一つのチャン
ネルにおいて１１固にすることができるため全体として
Ｄ−Ａ変換器の数を少々くでき、コストタウンが期待で
きる。
ネルにおいて１１固にすることができるため全体として
Ｄ−Ａ変換器の数を少々くでき、コストタウンが期待で
きる。
〈発明の実施例〉
第２図にこの発明の一実施例を示す。第２図において第
１図と対応する部分には同一符号を付して示す。この発
明においては例えば極性データに応じて加算及び減算動
作を行寿うことができるデータ変換器２０１を設け、こ
のデータ変換器２０１において設定データ１０２の最上
位ビットの値に相当するディジタル係号をオフセットバ
イアスとして加え、このオフセットバイアスを中心に設
ボ電圧データを正極性側では加算し、まだ負極性側では
減算してデータ変換を行ない、このテ〜り変換したディ
ジタル信号をＤ−Ａ変換するように構成したものである
。
１図と対応する部分には同一符号を付して示す。この発
明においては例えば極性データに応じて加算及び減算動
作を行寿うことができるデータ変換器２０１を設け、こ
のデータ変換器２０１において設定データ１０２の最上
位ビットの値に相当するディジタル係号をオフセットバ
イアスとして加え、このオフセットバイアスを中心に設
ボ電圧データを正極性側では加算し、まだ負極性側では
減算してデータ変換を行ない、このテ〜り変換したディ
ジタル信号をＤ−Ａ変換するように構成したものである
。
データ変換器２０１の動作について更に詳細に説明スる
。レジスタ１０１から与えられる設定′紙圧データ１０
２が例えば４ピツ、トのデータであるものとすると、修
正回路１１１を構成するレジスタ１１２からはそのデー
タの上位に「１」論理を持つオフセットバイアスｒ １
，０，０，０．Ｏｊを与える。
。レジスタ１０１から与えられる設定′紙圧データ１０
２が例えば４ピツ、トのデータであるものとすると、修
正回路１１１を構成するレジスタ１１２からはそのデー
タの上位に「１」論理を持つオフセットバイアスｒ １
，０，０，０．Ｏｊを与える。
このオフセットバイアスに対しレジスタ１０１から入力
される設定電圧データをこのデータか正極性の一合は極
性データによりデータ変換器２０１は加算動作を行なう
。まだ設定電圧データか負極性の場合は減算動作を行な
う。この加減算結果を第３図に示す。第３図においてＢ
１−Ｂ５はビット番号を示し、ＢｓがＭＳＢを示す。こ
の図から明らかなようにオフセットバイアス３０１を中
心に上側はオフセットバイアス３０１に正のデータを加
算した値を示し、下側はオフセットバイアス３０１から
負のデータを減算した値を示ず。データ変換器２０１の
加算動作と、減算動作の切換は極性データレジスタ１０
７にストアされている極性データによシ行なわれる。
される設定電圧データをこのデータか正極性の一合は極
性データによりデータ変換器２０１は加算動作を行なう
。まだ設定電圧データか負極性の場合は減算動作を行な
う。この加減算結果を第３図に示す。第３図においてＢ
１−Ｂ５はビット番号を示し、ＢｓがＭＳＢを示す。こ
の図から明らかなようにオフセットバイアス３０１を中
心に上側はオフセットバイアス３０１に正のデータを加
算した値を示し、下側はオフセットバイアス３０１から
負のデータを減算した値を示ず。データ変換器２０１の
加算動作と、減算動作の切換は極性データレジスタ１０
７にストアされている極性データによシ行なわれる。
この’７に’Ｈ−結果の中の下位４ビツトｇ＋〜Ｂ４を
Ｄ−Ａ変換器２０２に与える。このＤ−Ａ変換器２０２
は正常出力幅子２０２ａと、補数出力端子２０２ｂを有
し、この例では４ビツトのディンタルデータをＤ−Ａ変
換する。
Ｄ−Ａ変換器２０２に与える。このＤ−Ａ変換器２０２
は正常出力幅子２０２ａと、補数出力端子２０２ｂを有
し、この例では４ビツトのディンタルデータをＤ−Ａ変
換する。
Ｄ−Ａ変換器２０２の正常出力端子２０２ａには電流−
電圧変換器１０４を接続し、この電流電圧置換器１０４
から正極性のアナログ電圧を得る。
電圧変換器１０４を接続し、この電流電圧置換器１０４
から正極性のアナログ電圧を得る。
また補数出力端子２０２ｂには抵抗器２０３によって構
成した電流−電圧変換器１０４°を接続し、この抵抗器
２０３を流れる電流によって発生する負極性のアナログ
電圧を得る。
成した電流−電圧変換器１０４°を接続し、この抵抗器
２０３を流れる電流によって発生する負極性のアナログ
電圧を得る。
これら電流−電圧変換器１０４と１０４′から出力され
る正と負のアナログ電圧を極性選択回路１０６に力え、
この極性選択回路１０６から正又は負の何れか一方のア
ナログ電圧を取出し、ノ＜ソファ増幅器１０９を通じて
出力端子１１０にそのアナログ電圧を出力する。極性選
択回路１０６のスイッチ１０６ａと１０６ｂはデータ変
換器２０１から出力される最上位ビットＢ５の論理によ
りオン、オフ制御される。つ捷り、加減算器２０１から
出力される最上位ビットＢ５が「１」論理の場合はスイ
ッチ１０６ａをオンに制御し、正極性のアナログ電圧を
取出す。また最上位ビットＢ５がｒ Ｏ」Ｍ＋甲の場合
はスイッチ１０６ｂをオンに制御し、負極性のアナログ
電圧を取出す。
る正と負のアナログ電圧を極性選択回路１０６に力え、
この極性選択回路１０６から正又は負の何れか一方のア
ナログ電圧を取出し、ノ＜ソファ増幅器１０９を通じて
出力端子１１０にそのアナログ電圧を出力する。極性選
択回路１０６のスイッチ１０６ａと１０６ｂはデータ変
換器２０１から出力される最上位ビットＢ５の論理によ
りオン、オフ制御される。つ捷り、加減算器２０１から
出力される最上位ビットＢ５が「１」論理の場合はスイ
ッチ１０６ａをオンに制御し、正極性のアナログ電圧を
取出す。また最上位ビットＢ５がｒ Ｏ」Ｍ＋甲の場合
はスイッチ１０６ｂをオンに制御し、負極性のアナログ
電圧を取出す。
Ｄ−ｈ変換器２０２の正常出力端子２０２ａと補数出力
端子２０２ｂの関係は第４図に示すような関係に力って
いる。第４図において４０１ａ、４０１ｂ。
端子２０２ｂの関係は第４図に示すような関係に力って
いる。第４図において４０１ａ、４０１ｂ。
４０１ｃ、４０１ｄはそれぞれディジタル信号によって
転換制御されるスイッチである。端子４０２ａ。
転換制御されるスイッチである。端子４０２ａ。
４０２ｂ、４０２ｃ、４０２ｄにディジタル信号が与え
られる。端子４０２ａがＬＳＢ、端子４０２ｄがＭＳＢ
である。これら端子４０２ａ〜４０２ｄのそれぞれにＬ
論理か与えられているときスイッチ４０１ａ〜４０１ｄ
は接点ａ側に転接し、各端子４０２ａ〜４０２ｄＫＨ論
理が辱えられるとスイッチ４０１ａ〜４０１ｄは接点す
側に転換制御される。
られる。端子４０２ａがＬＳＢ、端子４０２ｄがＭＳＢ
である。これら端子４０２ａ〜４０２ｄのそれぞれにＬ
論理か与えられているときスイッチ４０１ａ〜４０１ｄ
は接点ａ側に転接し、各端子４０２ａ〜４０２ｄＫＨ論
理が辱えられるとスイッチ４０１ａ〜４０１ｄは接点す
側に転換制御される。
よって９７Ｆ４子４０２ａ〜４０２ｄの全てのディジタ
ル信号がＬ Ｍｉ市理であれば、通常出力端子２０２ａ
を流れる電流はゼロである。これに対し補数出力端子２
０２ｂには全ての電流源４０３ａ、４０３ｂ、４０３ｃ
。
ル信号がＬ Ｍｉ市理であれば、通常出力端子２０２ａ
を流れる電流はゼロである。これに対し補数出力端子２
０２ｂには全ての電流源４０３ａ、４０３ｂ、４０３ｃ
。
４０３ｄの全ての電流１．２Ｉ、４Ｉ、８Ｉが加算され
て流れる。端子４０２ａたけがＨ論理に々るとスイッチ
＝４０１ ａが接点すに転換し、通常出力端子２０２
ａＫ電流源４０３ａの電流■を出力する。これと菩に補
数出力端子２０３ｂの電流は（２Ｉ＋４Ｉ＋８Ｉ）とな
る。このように正常出力端子２０２ａと補数出力端子２
０２ｂの出力電流は互に相補的に変化する。
て流れる。端子４０２ａたけがＨ論理に々るとスイッチ
＝４０１ ａが接点すに転換し、通常出力端子２０２
ａＫ電流源４０３ａの電流■を出力する。これと菩に補
数出力端子２０３ｂの電流は（２Ｉ＋４Ｉ＋８Ｉ）とな
る。このように正常出力端子２０２ａと補数出力端子２
０２ｂの出力電流は互に相補的に変化する。
第５図にディジタルデータとアナログ出力の関係を示す
。第５図に示すディジタルデータの中でカッコを示しプ
こビットがＭＳＢであり、このＭＳＢの論理により極性
選択回路１０６が制御される。
。第５図に示すディジタルデータの中でカッコを示しプ
こビットがＭＳＢであり、このＭＳＢの論理により極性
選択回路１０６が制御される。
こＸでバッファ増幅器１０９かオフセツＩｔ圧を持つ場
合について説明する。オフセット電圧を測定するにはレ
ジスタ１０１にｒ Ｏ，０，０，ＯＪのデータをストア
し、Ｄ−Ａ変換器２０２においてｒｏ、ｏ、ｏ、ｏ」の
ディジタルデータをＤ−Ａ変換する。このＤ−ｈ変換出
力をバッファ増幅器１０９に与え、出力端子１１０の電
圧を測定する。このとき出力端子１１０に出力されてい
る柘１圧がオフセット電圧である。
合について説明する。オフセット電圧を測定するにはレ
ジスタ１０１にｒ Ｏ，０，０，ＯＪのデータをストア
し、Ｄ−Ａ変換器２０２においてｒｏ、ｏ、ｏ、ｏ」の
ディジタルデータをＤ−Ａ変換する。このＤ−ｈ変換出
力をバッファ増幅器１０９に与え、出力端子１１０の電
圧を測定する。このとき出力端子１１０に出力されてい
る柘１圧がオフセット電圧である。
このオフセット電圧がゼロとなるようにレジスタ１１２
にストアしているオフセットバイアス［直を微調する。
にストアしているオフセットバイアス［直を微調する。
例えばオフセット電圧か＋１ｍＶ発生した場合はその値
を打消す方向にオフセットバイアスの値を変更する。つ
まりオフセットバイアスをｒ １ 、 ＯＪ ０ 、０
、 Ｏｊから例えばｒｏ、１，１．ｔ、ｏ」に変更す
る。
を打消す方向にオフセットバイアスの値を変更する。つ
まりオフセットバイアスをｒ １ 、 ＯＪ ０ 、０
、 Ｏｊから例えばｒｏ、１，１．ｔ、ｏ」に変更す
る。
またオフセット電圧が例えば−１ｒｎＶであった場合は
この負極性のオフセット電圧を打消す方向にオフセット
バイアスの値をｒｌ、Ｏ，Ｏ，Ｏ，ＩＪに変更する。
この負極性のオフセット電圧を打消す方向にオフセット
バイアスの値をｒｌ、Ｏ，Ｏ，Ｏ，ＩＪに変更する。
〈発明の効果〉
上記したようにこの発明によれば、ディジタル信号の状
態にあるオフセットバイアスを変更することによりオフ
セント霜４圧を除去することができる。よって一つの電
圧発生回路に使われるＤ−Ａ変換器を１個（（すること
ができ、コストダウンが期待できる。
態にあるオフセットバイアスを変更することによりオフ
セント霜４圧を除去することができる。よって一つの電
圧発生回路に使われるＤ−Ａ変換器を１個（（すること
ができ、コストダウンが期待できる。
〈発明の他の実施例〉
尚上述では一つ・のＤ−Ａ変換器２０２によって一つの
電圧虻生器を構成した場合を説明したが、第６図に示す
ようにバッファ増幅器１０９の出力１則にテイマルチフ
“レクサ６０１を設け、このディマルチプレクサ６０１
によって複数のサンプルホールド回路６０２ａ、６０２
ｂ、１−・６０２ｎにバッファ増幅器１０９の出力電圧
を分配し、この分配と同期してレジスタ１０１，１０７
，１１２にストアする各データを順次各チャンネルで必
要とするデータに書換ることにより、一つのＤ−Ａ変換
器２０２によって多チャンネルの穎１圧を出力すること
ができ、より一層コストタウンが期待できる。
電圧虻生器を構成した場合を説明したが、第６図に示す
ようにバッファ増幅器１０９の出力１則にテイマルチフ
“レクサ６０１を設け、このディマルチプレクサ６０１
によって複数のサンプルホールド回路６０２ａ、６０２
ｂ、１−・６０２ｎにバッファ増幅器１０９の出力電圧
を分配し、この分配と同期してレジスタ１０１，１０７
，１１２にストアする各データを順次各チャンネルで必
要とするデータに書換ることにより、一つのＤ−Ａ変換
器２０２によって多チャンネルの穎１圧を出力すること
ができ、より一層コストタウンが期待できる。
尚第６図において６０３はタイミング発生器を示し、こ
のタイミング発生器６０３から出力されるタイミング信
号によりメモリから読出される各チャンネルの設定電圧
データ、極性データ、オフセットバイアスデータをレジ
スタ１０１，１０７．１１２に順次取込む動作を行なう
。またこのレジスタ１０１，１０９，１１２はそれぞれ
ＲＡＭのようなメモリとし、このメモリから各チャンネ
ルのデータを直接出力してデータ変換器２０１に力える
ように構成することもできる。
のタイミング発生器６０３から出力されるタイミング信
号によりメモリから読出される各チャンネルの設定電圧
データ、極性データ、オフセットバイアスデータをレジ
スタ１０１，１０７．１１２に順次取込む動作を行なう
。またこのレジスタ１０１，１０９，１１２はそれぞれ
ＲＡＭのようなメモリとし、このメモリから各チャンネ
ルのデータを直接出力してデータ変換器２０１に力える
ように構成することもできる。
尚上述ではデータ変換器２０１を加減算器として説明し
たが、他の方法としては正のデータはそのまま出力し、
負のデータはその補数に変換する回路によってもデータ
変換回路２０１を構成できる。
たが、他の方法としては正のデータはそのまま出力し、
負のデータはその補数に変換する回路によってもデータ
変換回路２０１を構成できる。
第７図にその一例を示す。第７図において７０１はバッ
ファを示す。このバッファ７０１にＩｄ ＩｉＭ 性デ
ータを与える。７０２ａ、７０２ｂ、７０２ｃ、７０２
ｄはそれぞれ排他的論理和回路を示す。この排他的−理
和回路７０２ａ〜７０２ｄの各一方の入力端子に極性デ
ータを与え、他方の入力端子に設定電圧データを与える
。
ファを示す。このバッファ７０１にＩｄ ＩｉＭ 性デ
ータを与える。７０２ａ、７０２ｂ、７０２ｃ、７０２
ｄはそれぞれ排他的論理和回路を示す。この排他的−理
和回路７０２ａ〜７０２ｄの各一方の入力端子に極性デ
ータを与え、他方の入力端子に設定電圧データを与える
。
従って正極性のデータの場合は排他的論理和回路７０２
ａ〜７０２ｄの各−力の入力端子に「１」論理か力えら
れるから設定電圧データはそのままのｔｊｉｉｊ理で出
力される。また負極性のデータの場合は各排他的−理利
回路７０２ａ〜７０２ｄの各一方の入力端子に「０」論
理が与えられるから、設定電圧データはそれぞれ１逆の
論理に反転され補数に変換されて出力される。この補数
に変換した論理は第３図に示したオフセットバイアス３
０１より下側に示すピッ）Ｂ１〜Ｂ４の論理に対応する
。
ａ〜７０２ｄの各−力の入力端子に「１」論理か力えら
れるから設定電圧データはそのままのｔｊｉｉｊ理で出
力される。また負極性のデータの場合は各排他的−理利
回路７０２ａ〜７０２ｄの各一方の入力端子に「０」論
理が与えられるから、設定電圧データはそれぞれ１逆の
論理に反転され補数に変換されて出力される。この補数
に変換した論理は第３図に示したオフセットバイアス３
０１より下側に示すピッ）Ｂ１〜Ｂ４の論理に対応する
。
このようにデータ変換器２０１は加減算回路だけでなく
、補注データに応じて入力データを補数に変換する回路
によっても構成することができる。
、補注データに応じて入力データを補数に変換する回路
によっても構成することができる。
【図面の簡単な説明】
第１図は従来の電圧発生器を説明するだめのブロック図
、第２図はこの発明の一実施例を示すブロック図、第３
図はこの発明の詳細な説明するための図、第４図はこの
発明の電圧発生器に用いたｒ＋ −Ａ変換器の一例を示
す接続図、第５図（ｄこの発明の詳細な説明するだめの
グラフ、第６図はこの発明の他の実施例を示すブロック
図、第７図はこの発明に用いるデータ変換器の他の例を
示す接続図である。 ２０１：データ変換器、２０２：１）−Ａ変換器、１０
６：極性選択回路。
、第２図はこの発明の一実施例を示すブロック図、第３
図はこの発明の詳細な説明するための図、第４図はこの
発明の電圧発生器に用いたｒ＋ −Ａ変換器の一例を示
す接続図、第５図（ｄこの発明の詳細な説明するだめの
グラフ、第６図はこの発明の他の実施例を示すブロック
図、第７図はこの発明に用いるデータ変換器の他の例を
示す接続図である。 ２０１：データ変換器、２０２：１）−Ａ変換器、１０
６：極性選択回路。
Claims (1)
- 【特許請求の範囲】 ｔ１１Ａ、 出力すべき電圧値を規定するデータと出
力すべき電圧の極性を規定する極性データと、オフセッ
トバイアス値とが入力され一方の極性の入力データに関
しては入力データとオフセットデータを加算し、他方の
極性の入力データに１叫してはオフセットバイアスから
入力データを減算して出力するデータ変換器と、Ｂ、こ
の加減算器の出力データをＤ−Ａ変換し通常出力端子と
補数出力端子を持つＤ−Ａ変換器と、 Ｃ９上記極性テータにより上記通常出力端子と補数出力
端子の出力とを選択して取出す選択スイッチと、 を具備して成る電圧発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175097A JPS5963577A (ja) | 1982-10-04 | 1982-10-04 | 電圧発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175097A JPS5963577A (ja) | 1982-10-04 | 1982-10-04 | 電圧発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5963577A true JPS5963577A (ja) | 1984-04-11 |
| JPH0335631B2 JPH0335631B2 (ja) | 1991-05-28 |
Family
ID=15990194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175097A Granted JPS5963577A (ja) | 1982-10-04 | 1982-10-04 | 電圧発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156519A (ja) * | 1984-08-27 | 1986-03-22 | Sony Corp | 乗算型ｄ／ａコンバ−タ |
| JPS63188716U (ja) * | 1987-05-25 | 1988-12-05 |
-
1982
- 1982-10-04 JP JP57175097A patent/JPS5963577A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156519A (ja) * | 1984-08-27 | 1986-03-22 | Sony Corp | 乗算型ｄ／ａコンバ−タ |
| JPS63188716U (ja) * | 1987-05-25 | 1988-12-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0335631B2 (ja) | 1991-05-28 |
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