JPS5963719A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5963719A JPS5963719A JP57175039A JP17503982A JPS5963719A JP S5963719 A JPS5963719 A JP S5963719A JP 57175039 A JP57175039 A JP 57175039A JP 17503982 A JP17503982 A JP 17503982A JP S5963719 A JPS5963719 A JP S5963719A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- resistance
- low resistivity
- semiconductor device
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は半導体装置に関し、肋に、低比抵抗基板上に
高比抵抗層を形成した半導体装置に関する。
高比抵抗層を形成した半導体装置に関する。
従来例の構成とその問題点
一般に、低比抵抗基板上に高比抵抗層會形成した半導体
装置にあっては、低比抵抗層基板は高比抵抗層を単に保
持するためにあり、半導体装置の動作の上からは不用で
ある。そこで従来は、低比抵抗基板全体を均一に薄くシ
、抵抗を下げていた。
装置にあっては、低比抵抗層基板は高比抵抗層を単に保
持するためにあり、半導体装置の動作の上からは不用で
ある。そこで従来は、低比抵抗基板全体を均一に薄くシ
、抵抗を下げていた。
この従来例の断面構造を第１図に示す。第１図において
１が低比抵抗基板、２が賃比抵抗層、３がオーミックコ
ンタクト用の金属である。この構造は、例えばＵ／Ｖ切
換え用バンドスイッチ・ダイオードにおいて、高周波直
列抵抗ｒｓ値を低減するのに不可欠である。しかし、低
比抵抗基板１全体全均一に薄くするにも半導体ウニ・・
−の加工上限度があり、上記バンドスイッチ・ダイオー
ドなど半導体装置において、ｒｓで決する逆回復時間ｔ
ｒｒ等の値が未だ十分に低減しす扛すい面があった。
１が低比抵抗基板、２が賃比抵抗層、３がオーミックコ
ンタクト用の金属である。この構造は、例えばＵ／Ｖ切
換え用バンドスイッチ・ダイオードにおいて、高周波直
列抵抗ｒｓ値を低減するのに不可欠である。しかし、低
比抵抗基板１全体全均一に薄くするにも半導体ウニ・・
−の加工上限度があり、上記バンドスイッチ・ダイオー
ドなど半導体装置において、ｒｓで決する逆回復時間ｔ
ｒｒ等の値が未だ十分に低減しす扛すい面があった。
発明の目的
この発明は上記欠点を除去し、低比抵抗基板の従来と同
等な厚さをさらに部分的に薄くシ、この部分に金属を充
填することによって直列抵抗低減を可能としたものであ
る。
等な厚さをさらに部分的に薄くシ、この部分に金属を充
填することによって直列抵抗低減を可能としたものであ
る。
発明の構成
この発明の半導体装置は低比抵抗基板の一方の面に高比
抵抗基板を有し、この低比抵抗基板の他面側に選択的に
形成さｎた凹部に金属層が埋め込″！！ｎだ半導体装置
である。
抵抗基板を有し、この低比抵抗基板の他面側に選択的に
形成さｎた凹部に金属層が埋め込″！！ｎだ半導体装置
である。
実施例の説明
第２図はこの発明の一実施例であるバンドスイッチダイ
オード・ベレットの断面を示す図である。
オード・ベレットの断面を示す図である。
同図において第１図と同一番号は同一部分を示し、４が
低比抵抗基板１の凹部に埋め込ｔｉｔた金属で、６は凹
部のオーミック用金属である。
低比抵抗基板１の凹部に埋め込ｔｉｔた金属で、６は凹
部のオーミック用金属である。
この半導体装置において具体的には、１はアンチモンを
ドープした比抵抗０．００９〜○、ｏ１８Ωイ〃ｌのシ
リコン単結晶基板で厚さは約１２０７７７７２ 、２は
リンをドープ−た比抵抗８〜１２Ω・Ｃ１ｒｔのエピタ
キシャルシリコン層で厚さは約５７１η２である。シリ
コン・ベレットのサイズはＯ−３５７ｍ ：Ｘ：０．３
６ ｆｆ１Ｗである。まず、シリコン基板の表面側にバ
ンドスイッチダイオードの通常の拡散及び電極形成を行
う。その後、従来通り基板１の裏面側を均一にエツチン
グにより薄くする。そｎから周知のリフトオフ用写真食
刻法により、ポジのフォトレジストを用いて、このレジ
ストをマスクとして例えば第３図に斜線を付して示した
部分４のように選択的に基板１をエツチングする。この
際、そのエツチング深さは、低比抵抗基板１のエツチン
グさ扛た領域の厚さがエツチングさ−ｎなかった残りの
他の領域と比し深さ３ｏ〜６ｏ％だけくぼむように、側
温ｊする。さらに、レジストはその筐＼残した状態で、
スパッタ蒸着法により金もしくはＡｕＳｂ ＠どの合金
５をコンタクト用金属として厚さ約０・１μｍだけ蒸着
する。ついで、上記エツチングにより形成さｒした凹所
にだけ、金属４として、ニッケルのめっきにより冊ノケ
ルを埋める。このときめっき景が多すぎるとニッケルの
曲部分が発生したり、パリが顕著になって次工程のリフ
トオフが困難になるので注意を要する。ニッケルめっき
はウェハー裏面がはソ平坦になるように実施する。その
後、リフトオフ法により上記レジストを完全に除去し去
る。そして真空蒸着法によりＡｕＳｂ ｙどを、電極層
３として、ウニ・・−裏面側に蒸着する。
ドープした比抵抗０．００９〜○、ｏ１８Ωイ〃ｌのシ
リコン単結晶基板で厚さは約１２０７７７７２ 、２は
リンをドープ−た比抵抗８〜１２Ω・Ｃ１ｒｔのエピタ
キシャルシリコン層で厚さは約５７１η２である。シリ
コン・ベレットのサイズはＯ−３５７ｍ ：Ｘ：０．３
６ ｆｆ１Ｗである。まず、シリコン基板の表面側にバ
ンドスイッチダイオードの通常の拡散及び電極形成を行
う。その後、従来通り基板１の裏面側を均一にエツチン
グにより薄くする。そｎから周知のリフトオフ用写真食
刻法により、ポジのフォトレジストを用いて、このレジ
ストをマスクとして例えば第３図に斜線を付して示した
部分４のように選択的に基板１をエツチングする。この
際、そのエツチング深さは、低比抵抗基板１のエツチン
グさ扛た領域の厚さがエツチングさ−ｎなかった残りの
他の領域と比し深さ３ｏ〜６ｏ％だけくぼむように、側
温ｊする。さらに、レジストはその筐＼残した状態で、
スパッタ蒸着法により金もしくはＡｕＳｂ ＠どの合金
５をコンタクト用金属として厚さ約０・１μｍだけ蒸着
する。ついで、上記エツチングにより形成さｒした凹所
にだけ、金属４として、ニッケルのめっきにより冊ノケ
ルを埋める。このときめっき景が多すぎるとニッケルの
曲部分が発生したり、パリが顕著になって次工程のリフ
トオフが困難になるので注意を要する。ニッケルめっき
はウェハー裏面がはソ平坦になるように実施する。その
後、リフトオフ法により上記レジストを完全に除去し去
る。そして真空蒸着法によりＡｕＳｂ ｙどを、電極層
３として、ウニ・・−裏面側に蒸着する。
このように製作さｎたバンドスイッチダイオードの断面
構造が第２図に示すものである。
構造が第２図に示すものである。
第２図および第３図示の構成で、低比抵抗基板１の厚さ
を４１面積をＡ１薄くした部分の厚さをＲ′、面積をＡ
′、裏面加工しない場合の低比抵抗基板の抵抗をＲ１裏
面加工した場合の抵抗をＲ′とすｎば、 となり、ｌ／（１’＞１であるからＲ’／ Ｒ（１であ
る。
を４１面積をＡ１薄くした部分の厚さをＲ′、面積をＡ
′、裏面加工しない場合の低比抵抗基板の抵抗をＲ１裏
面加工した場合の抵抗をＲ′とすｎば、 となり、ｌ／（１’＞１であるからＲ’／ Ｒ（１であ
る。
低比抵抗基板１を、例えば、Ａ’／ Ａ ＝ ｏ、ｓ
、 ｌ／ｌ’＝２とすｎば、Ｒ’／ Ｒ＝Ｆ−０，６７
Ｔあり、約２３チの抵抗低減が可能である。
、 ｌ／ｌ’＝２とすｎば、Ｒ’／ Ｒ＝Ｆ−０，６７
Ｔあり、約２３チの抵抗低減が可能である。
前記の実施例に従って製作したダイオードの直列抵抗ｒ
Ｂ値を逆バイアス状態で高周波測定法により求めた。エ
ピタキシャル層の直列抵抗成分を消去するために、逆バ
イアスし、空乏層の先端が低抵抗基板に到達した時点で
の高周波抵抗及び容−Ｆｆｉを求めた。この高周波抵抗
値を直列抵抗ｒＳの低抵抗基板成分とみなした。
Ｂ値を逆バイアス状態で高周波測定法により求めた。エ
ピタキシャル層の直列抵抗成分を消去するために、逆バ
イアスし、空乏層の先端が低抵抗基板に到達した時点で
の高周波抵抗及び容−Ｆｆｉを求めた。この高周波抵抗
値を直列抵抗ｒＳの低抵抗基板成分とみなした。
抵抗成分値をエツチング深さに対してプロットした分布
の結果を第４図に示す。尚、エツチング１１．深さ以外
は第２図、第３図に示す実施例と同一とする。エツチン
グ量ゼロの基板厚さ１２０／７７７２の場合は約０・１
Ω、こｎを６０μｍだけエツチングした後には約ｏ・０
７Ω、７０ ｐ、ｍだけエツチングした後には約０・０
６Ωのｒｇ値基板成分が得らｎた。
の結果を第４図に示す。尚、エツチング１１．深さ以外
は第２図、第３図に示す実施例と同一とする。エツチン
グ量ゼロの基板厚さ１２０／７７７２の場合は約０・１
Ω、こｎを６０μｍだけエツチングした後には約ｏ・０
７Ω、７０ ｐ、ｍだけエツチングした後には約０・０
６Ωのｒｇ値基板成分が得らｎた。
また逆回復時間ｔｒｒ値としてはエツチング量ゼロの場
合３５１Ｓ、６０μｍだけエツチングした後には３Ｑｎ
Ｓ と低減した。なお、７０μ７７２よりも更にエツチ
ングすると、分布が広がるとともにシリコン基板ノ・−
の加工上の歩留が低減する。また、オーミックコンタク
トの抵抗は−Ｆ記値に比較して無視できる値である。
合３５１Ｓ、６０μｍだけエツチングした後には３Ｑｎ
Ｓ と低減した。なお、７０μ７７２よりも更にエツチ
ングすると、分布が広がるとともにシリコン基板ノ・−
の加工上の歩留が低減する。また、オーミックコンタク
トの抵抗は−Ｆ記値に比較して無視できる値である。
発明の効果
以上のように、本発明は低抵抗半導体基板に凹部を形成
し、この四部にニッケルのメッキし、この四部の厚さを
他の領域と比し４０〜７０％薄くすることによ・す、直
列抵抗ｒ５の基板成分及び逆回復時間ｔｒｒを著しく改
善でき、すぐｎた実用的効果を有するものである。
し、この四部にニッケルのメッキし、この四部の厚さを
他の領域と比し４０〜７０％薄くすることによ・す、直
列抵抗ｒ５の基板成分及び逆回復時間ｔｒｒを著しく改
善でき、すぐｎた実用的効果を有するものである。
第１図は従来の半導体装置のベレット断面図・第２図は
本発明の実施例に係る半導体装置ペレノトの断面図、第
３図は半導体ペレットの裏面低抵抗基板を部分的に薄く
したパターン形状図、第４図は本発明実施例に係るダイ
オードの直列抵抗ｒ３とエツチング深さの関係図である
。 １・・・・・・低抵抗半導体基板、２・・・・・・高抵
抗半導体層、３，５・・・・・・オーミックコンタクト
用金属、４・・・・・・金属。
本発明の実施例に係る半導体装置ペレノトの断面図、第
３図は半導体ペレットの裏面低抵抗基板を部分的に薄く
したパターン形状図、第４図は本発明実施例に係るダイ
オードの直列抵抗ｒ３とエツチング深さの関係図である
。 １・・・・・・低抵抗半導体基板、２・・・・・・高抵
抗半導体層、３，５・・・・・・オーミックコンタクト
用金属、４・・・・・・金属。
Claims (1)
- 低比抵抗基板の一方の面に高比抵抗層を有し、前記低比
抵抗基板の他面側に選択的に形成さｆた四部をイイする
とともに、前記凹部分に金属を埋め込んだことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175039A JPS5963719A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175039A JPS5963719A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963719A true JPS5963719A (ja) | 1984-04-11 |
Family
ID=15989143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175039A Pending JPS5963719A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963719A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4860084A (en) * | 1984-09-03 | 1989-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device MOSFET with V-shaped drain contact |
| JP2000040825A (ja) * | 1998-06-30 | 2000-02-08 | Harris Corp | 減少した有効基板固有抵抗を有する半導体デバイス及びその製造方法 |
| US7504707B2 (en) | 2003-06-05 | 2009-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
-
1982
- 1982-10-04 JP JP57175039A patent/JPS5963719A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4860084A (en) * | 1984-09-03 | 1989-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device MOSFET with V-shaped drain contact |
| JP2000040825A (ja) * | 1998-06-30 | 2000-02-08 | Harris Corp | 減少した有効基板固有抵抗を有する半導体デバイス及びその製造方法 |
| US7504707B2 (en) | 2003-06-05 | 2009-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US7629226B2 (en) | 2003-06-05 | 2009-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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