JPS5963771A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発り］は半導体装置 に係り、特に、クローズドゲート形の接合形電界効果ト
ランジスタ（以下［Ｊ−ＦｇＴＪと称す。）を用いた半
導体装置に関するものである。

最近、神々の機能の異なる素子を複合化し、新たな機能
を持たせた複合工Ｃが発表されているが、その一つとし
て入力インピーダンスが高く混変調の少ない各１増幅器
、またはスルーレートが高い事を利用した高速積分１回
路等にＪ−ＦＥＴを組込んだ複合ＩＣがある。

Ｊ−１！’ＥＴはバイポーラ・トランジスタに比べ人力
インピーダンスが商い、スイッチング・スピードが速い
、ま・たは電流性雑音が小さい等の特長があるが、これ
らＪ−ＦＥＴの特長のうち高周波特性をさらに生かす＃
ｇ造のＪ−ＦＥＴとして、第１ゲートと第２ケートとを
電気的に接続したオープンゲート形に対して、第１ゲー
トと第２ゲートとを電気的に分離し、かつｐｎ接合面積
の大きな第１ゲートをソース領域と電気的忙接続し、接
合面積の小さい第２ゲートをＪ−ＦＩＴのゲートとして
使って動作させるいわゆるクローズドゲート形のＪ−Ｆ
ＥＴが考えられている。

以下、図面を用いて従来のクローズドゲート形のＪ−Ｆ
ＥＴの構造および動作原理を説明する。第１図（ａ）は
従来のクローズドケート形のｎチャネルＪ−ＦＥ’Ｉ’
の平面パターン図、第１図（ｂ）は第１図（ａ）のｉＢ
−、［Ｂ線での断面図である。図において、（１）はｐ
形半導体層、（２）はその上に形成されたｎ形半導体層
、（３）はｎ形半導体層（２）の一部を他の部分と分離
するためのｐ形分離領域、（４）はｐ形分離領域（３）
で囲まれたｎ形半導体層（２）の一部にその表面からｐ
形不純物を拡散してｐ形半導体層（１）へは到達しない
ように形成されたｐ形第２ゲート領域、（５）および（
６）Ｆｉｐ形第２ゲート領域（４）を挾むように形成さ
れたｎ形半導体層（２）の部分からなるｎ形ドレイン領
域及びｎ形ソース領域をそれぞれ示す。（７）はｐ形第
２ゲート領域（４）とｐ形半導体層（１）とて挾′まれ
友部分からなるチャネル領域、（８）は表面絶縁膜、（
９）はｐ形第２ゲート領域（４）とｎ形チャネル領域（
７）との間のｐｎ接合、（＋４）　、　１１５）および
（国は表面絶縁膜（８）を貫通してｐ形第２ゲート領域
（４）　、　ｎ形ドレイン領域（５）およびｎ形ソース
″狽域（６）にそれぞれ接続するように形成された一２
ゲート電極、ドレイン電極およびソース電極をそれぞれ
示す。そして、ｐ形半導体層（１）は第１ゲート領域と
しての機能を有し、ｐ形分離領域（３）を□通り、この
ｐ形分離領域（３）の表面上にまでまたがって形成され
ているソース電極（＋６１を介してソース領域（６）と
電気的に接続されている。

このＦＥＴはｎ形ソース領域（６）とｐ形第２ゲート領
域（４）との間に逆バイアス電圧を印加することにより
チャネル領域（７〕へ空乏層を延ばし、ｎ形ソース領域
（６）とｎ形ドレイン領域（５）との間のチャネル領域
を介するコンダクタンスを変化させて動作する電圧駆動
形の素子である。

そして、Ｊ−ＦＥＴか動作する最大動作周波数を性能指
値Ｍで表わすと Ｍ　＝　ｇ、／Ｃ。

ここで　ｇ、：相互コンダクタンス Ｃｏ二ゲート容量＝ゲート・ソース 間容量Ｃ６８＋ゲート・ドレイ ン間容量Ｃ６Ｄ で表わされる。上式から判るように、Ｊ−ＦＥＴＯ高周
波特性をよくするためＫは、ゲート容量Ｃ９、特にミラ
ー効果の関係でＣ６Ｄを小さくする必要があるが、クロ
ーズドゲート形のＪ−、ＦＥＴでは上述のように、接合
面積の小さい第２ゲートを、Ｔ−ＦＥＴのゲートとして
使う為にゲート容量Ｃ０が小さい構危になっており、高
周波特性が特に良好であるという特長をもっている。

しかし、このクローズドゲート形のＪ−ＦＩＴにおいて
、ゲート（第２ゲート領域）（４）に逆バイアス電圧を
印加されると、ｐｎ接合（９）から空乏層が延びるが、
この空乏層がソース領域（６）と接続された集１ゲート
領域（１）へ到達するとバンチスルー現象が起こシミ流
が流れはじめる。このバンチスルー現象は逆バイアスが
畝■で起こるので、クロ−ズドゲート形の、Ｔ　−Ｆ　
Ｅ　Ｔのゲート・ソース間耐圧Ｂｖｏ８けＤＶｔ、かな
いという欠点を有していた。

このような理由で、クローズドゲート形Ｊ−ＦＥＴは高
Ｂｖｏ８を必要とする回路にはこのままでは使用できず
、また、クローズドケート形Ｊ−ＦＥＴの有効性が余り
認められていなかったこともあって、従来はもつはらオ
ープン・ゲート形のＪ−ＦＥＴが使用されていた。

この発明は以上のような欠点に鑑みてなされたもので、
クローズドゲート形Ｊ−ＦＥＴの特長を生かすため、そ
のゲート・ソース間の耐圧を実効的に向、ヒきせたクロ
ーズドゲート形Ｊ−ＦＥＴを提供することを目的として
いる。

第２図（ａ）はこの発明の一実施例を示す平面パターン
図、第２図（ｂ）はそのＩＩＢ、−１１Ｂ線での断面−
で、第１図の従来例と同等部分は同一符号で示し、その
説明は省略する。この実施例の第１図の従来例と異る点
は、ｐ形分離領域（３）とｐ形半導体層（１）とで形成
されたｎ形の島領域Ｑりを設け、両者間にｐｎ接合（１
１）を形成させ、このようにして構成されるダイオード
のアノード側であるｐ影領域（３）を、その上に延びて
きている電極（国を介してＪ−、、ＦＥＴのソース領域
（６）に接続し、ダイオードのカソード側であるｎ形島
領域ａ０の表面に形成したカンード電極（１６ａ）をこ
の実施例の見かけ上のソース電極として使用する点にあ
る。

第３図（ａ）をこの実施例の電圧印加状態を示す等価回
路で、ｎチャネルＦＥＴでは、その動作の電圧印加はゲ
ートＧ・ソースＳ間では、ゲートＧ側が負に、ソースＳ
側が正になるように印加され、また、ソースＳ−ドレイ
ンＤ間では、ソースＳ側が負に、ドレインＤ側が正にな
るように印加される。

このような電圧印加状態では、ダイオードの逆方向耐圧
をＢＶＤ、ダイオードを挿入しない時の従来のクローズ
ドゲート形Ｊ−ＦＥＴのゲート・ソース間耐圧をＢＶｏ
８とすると、本発明の実施例の見掛は上のゲート・ソー
ス間耐圧ＢＶ≦８は次の通りになる。

ＢＶ５ｓ　＝　ＢＶ。８＋ＢＶ、。

一方、ドレインＩ）−ソースＳ間では、ダイメ・−ト。

が順方向に挿入された形になっておシ、ドレインＤ・ソ
ースＳ間にバイアス電圧Ｇｓが印加されると、ダイオー
ドのｐｎ接合（１１）のビルドイン・ポテンシャル■７
が逆バイアスとし°Ｃ働いているので、Ｖ′がｖＴより
小さい間はドレインＤ・ノース８間電流Ｇ。は流れない
。ＧｓがＶ、より大きくなるとはじめてＩ；ｓが流れる
ようにな９１．Ｔ−Ｆ’ＥＴはその動作を始めるが、１
つ−の流れ始めるまでのゲート・ドレイン間の電圧ｖＩ
ＩＩＧは１筋−ｙｊ。＋７品であるから、ｖＡ８が零Ｖ
であっても■Ａａ、”　ｖＡ。（′＝ＩｖＴ）力印加さ
れた形となる。その結果、第２ゲー）　９Ｍ域（４）、
チャネル領域（７）間のｐｎ接合（９）にＧｓ分たけの
逆バイアス屯圧が印加されていることになり、本発明の
実施例のＪ−ＦＥＴのｖＡ。＝ＯＶの時の工Ｌ８でめる
工、）′ｓ８け従来のＪ−ＦＥＴのよりＦ１ａより小さ
くなる。

第３図ｔｂ）は本発明の実施例の出力特性を示す図で、
■Ｄ８がＰｎ接合のビルドイン・ポテンシャル分の重圧
約０．６Ｖ以上にならないと動作せず、この間は発熱等
のパワーロスとして消費されるが、電力用以外の小信号
の用途ではこの位のパワーロスは問題にならない。

また、ｖｏ８＝Ｏｖのときの■Ｄ８である飽和ドレイン
電流より８ｇはこの実施例では前述のように第４図に参
考までに出力特性を示した従来の、Ｔ−ＦＥＴよりＧ。

＝　ＶＴ’（＝Ｑ　０．６ｖ）が印加される分だけ小さ
くなるが、これも製造段階であらかじめ工Ｉｓｓを大き
く設定し、コントロールすれば全く問題とならずＦＥＴ
として問題なく動作式せることかできる１、以上実施例
ではｎチャネル領域　−Ｆ　Ｅ　Ｔについて説明したが
Ｓでの発明はｐチャネルＪ−ＦＩＴについても適用でき
る。また、ダイオードは第５図に示すようにｐ形分離領
域（３）内にｎ形島領域（１ｏａ）を形成した構造にし
てもよい。

以上詳述したように、この発明では従来のクローズドゲ
ート形Ｊ’７ＦＥＴのＢｖｏ８が小さく応用範囲が狭い
という欠点をダイオードをソースに直列に接続した１ｇ
遺にすることによって補い、クローズドゲート形Ｊ−Ｆ
ＥＴを活用してその高周波特性が良好であるという特長
を十分に発揮させることが出来る。更に、第２ゲート部
の接合とダイオードの接合とのビルドイン・ポテンシャ
ルがソース・ゲート間に逆バイアスとして挿入されてい
るよう傾なるので、この範囲の電圧値であればゲート・
ノース間を１れバイアスしても入力インピーダンスは低
下せず、このことは回路設計上の自由度を拡大する効果
がある。

【図面の簡単な説明】

第１図（ａ）　ｔｄ、従来のクローズドゲート形Ｊ−Ｆ
ＥＴの平面パターン図、第１図（ｂ）は第１図（ａ）の
（Ｂ−ＩＢ線での断面図、第２図（ａ）はこの発明の一
実施例を示す平面パターン図、第２図（ｂ）はこの第２
図（ｎ）のＩｎ−１１Ｂ線での断面図、第３図（ａ）は
この実施例の電圧印加状態を示す等価回路、第３図（ｂ
）はこの実施例の出力特性図、第４図は参考までに示す
従来のＪ−ＦＥＴの出力特性図、第５図はこの発明の他
の実施例のダイオード部の構成を示す断面図であるＯ 図において、（１）は第１の半導体〜、（２）は第２の
半導体ＩＣ，’ｊ、（３）は分離領域、（４）は第２ゲ
ート領域、（５）はドレイン領域、（６）はソース領域
、Ｑ（］及び（１咀）はダイオードのカソード饋域、（
１４１は第２ゲート電極、（Ｉ６）はドレイン電極、（
Ｉ６）及び（１６ａ）はソース電極である。 なお、図中同一符号は同一または相当部分を示す。 代理人　葛野信−（外１名） 第１図 第２図 ７　７７　Ｚ

Claims (1)

1. 【特許請求の範囲】 （υ　第１ゲート狽域を構成するｐ（またはｎ）形のあ
   １の半導体層、この第１の半導体層上に形成されたｎ（
   またはｐ）形の第２の半導体層、この第２の半導体層内
   に形成されｐ（またはｎ）形を有し他の部分と電気的に
   分離する分離領域、この分離領域で囲まれた上記第２の
   半導体層の表面部に相互に間隔をおいて父互に設けられ
   たｎ（またはｐ）形のソース領域およびドレイン領域、
   並びに上記ソース領域と上記ドレイン領域との間の上記
   第２の半導体層の表面部に上記ｉ１ゲート領域との１−
   に所定の間隔を保つように形成されたｐ（またはｎ）形
   の第２ゲート領域を備え、上記第１グー）　ｖｔ域と上
   記ソース領域とが電気的に接続された接合形’Ｍｌ界効
   米トランジスタと上記接合形電界効米トランジスタのソ
   ース端子引出し電路にアノード（葦たはカンード）側が
   上記ソース領域に接続されるように挿入されたダイオー
   ドとを備えたことを特徴とする半導体装置。 （２）　　ダイオードは、第１の半導体層と、分離領域
   の表面の一部から上記第１の半導体層に達するように形
   成されたｎ（またはｐ）影領域との間で構成されるとと
   も妃、ソース領域の表面に形成されるソース電極が上記
   分離領域の表面にまで延在することによって当該接合形
   電界効果トランジスタの第１ゲート領域と上記ソース領
   域との接続および上記ダイオードのソース端子引出し電
   路への挿入がなされるようにしたことを特徴とする特許
   請求の範囲第１項記載の半導体装置。 （３）　　ダイオードは、分離領域と、この分離領域の
   表面部の一部に第１の半導体７８に達しないように形成
   されたｎ（またはｐ）影領域との間で構成されるととも
   に、ソース領域の表面に形成場れるソース電極が上記分
   離領域の表面にまで延在することによって当該接合形′
   １界効果トランジスタの第１ゲート領域と上記ソース領
   域との接続および上記ダイオードのソース端子引出し電
   路への挿入がなされるようにしたことを特徴とする特許
   請求の範囲第１項記載の半導体装置。