JPS5963812A - 可変長遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明ば、ディジタル信号処理において遅延信号を得る
ための回路をランダムアクセスメモリを用いて慣成し、
また段載可変とし、段数を外部から指定可能としたもの
である。

〔従来技術〕

ディジタル信号処理では遅延回路を用いることが多い。

たとえはＩＩ！ｌｌｌ像処理において、走査形入力表直
からの１６号を１走食線に相当する時間のみ遅延さビク
ことにより、垂直方間に隣接する点の情報を並列に取り
出すことができ、各棟の２次元パターンの処理に用いら
ｎている。ディジタル情報の遅延を行なわせるためには
一般にシフトレジスタが用いられる。このとき、結合す
る入力装置の父更や、処理クロックの変更に応じてシフ
トレジスタ段数を任意に変更できることが望ましい。そ
のためには最長段数のシフトレジスタを準備し全ての段
の中から選択してその信号を取出し出力するのが普通考
えられる方法である。しかしこの方法ではシフトレジス
タと選択回路との間の結線の数が多いこと、選択回路の
規模が大きくなることなどの問題がめ０．一方、電子通
信学会誌６２巻４号４６１頁に示されている別の例にお
いては、Ｉｓ　２＠　２”　＊・・・、２′″の艮ちの
シフトレジスタを持ち、心安な段数を２進数表現して各
位のａ　Ｑ　ＩＩ。

１１＃に対応して、各シフトレジスタをバイパスするか
どうかを制御し、これらを連結することによって任意の
段数に切換え心ことのできる７フトレジスタが作成して
いる。しかしこれらの回路を既存の標準集積回路で構成
しようとすると多くの一積回路系子を心安とする。また
こ扛らの回路を１つの集積回路で構成しようとするとき
にはチャージカップルドデバイスを用いるのが有利であ
るが、さらに高速を達成するためバイポーラ回路を用い
ようとするとシフトレジスタは比軟的面積を要する回路
となる。

〔発明の目的〕

本発明の目的は、果槓化に適し、かつ任意にシフト段数
を設足できる遅延回路の構成を提供することにある。

〔発明の概簀〕

このため本発明では、高集積化が徹ノ氏して行なわｎて
いるランダムアクセスメモリを用い、アドレスを指定の
周期でスキャンし、メモリに対して絖出しｔ＆書込みを
繰返すこと罠よってシフトレジスタと同等の機能を持た
せるようにした。δらに入出力の取込み／出力タイミン
グをそろｔ出力を保持するためバッファを設けた。

〔芙施飼〕

以下、本発明の一実施例を第１図により説明すな。この
回路全体１はシフトレジスタの機能を持ち、２は人力信
号、３は出力信号、４はクロックでおる。５．６はＤ−
タイプのフリップフロップで、各々入力、出力のバッフ
ァの役割を果す。７は例えは日立製ＨＭ６１４７のよう
な読み曹き可能なスタティック形ランダムアクセスメモ
リであり以後率にメモリと呼ぶ、８はメモリのアドレス
を与えるカウンタである。９はパルス遅延回路であり、
入力クロックから遅延したクロック１０を発生し、メモ
リの誉込みパルスおよびカウンタ８のクロックとして供
給する。１１はカウンタ８のキャリイ出力であり、自身
のＷ期１＠ロード信号として用いる。この結果、カウン
タ８は、レジスタ１２の出力１直からスタートし、最大
カウントｌでを繰返しカウントする。従ってレジスタ１
２によって周期を決足できる。

第１図の夾施列における動作のタイミングを第６図に示
す、葦す人力寂よひ出力バッフγ５．６はクロック４で
駆動しているのでクロック４の後Ｗ　ｔｏにて信号２の
バッファ５への収込みと、出力３０更竹は同時に行なわ
れる。入力バッファ５の出力が安定すめｔ、の咬で、遅
延したクロック１０がｔ、からｔ３１でメモリ７に加え
ら扛、入力バッファ５に取込１れた情報を１込む。書込
み中の入力は−Ｈバツファに１禾持嘔れているため不変
であることが保証される。筐だメモリ７の出力が変化す
るが、出力３には影響かない。

カウンタ８としてエツジトリガタイプのもの、９１Ｊｔ
ば、テキナスインスツルメント社の果槓回路８Ｎ　？４
１６３６るいはそｎと同職なものを用いると、クロック
１０の後縁１３以１゛伴にカウンタ出力が変化するので
畳込蚊アドレスが進むというシーケンスとすめことがで
きる。アドレスが確矩すむのが１４とするとメモリがス
タティック形であり曹込みパルスが入力嘔ｎていないの
でその酸メモリのアクセスタイムラ独た１、には耕しい
アドレスのデータが読出ちれており、次のクロック４の
ｔｌｔ豚１゜での出力バツ７ア６へ供帖するデータが準
備できている。

以上の祝明でわかめように入力バッフγ５の役削りは、
’Ｏのタイミングにおける入力信号の１直を畳込みの終
るｔ、−１で保持することである。一般に同期処理シス
テムにおいては、クロック後レジスタの入力は変化し、
最短では信号元のレジスタ出力の立上りまたは立下り分
の時間で変化する。

したがって−込・（ルスの幅（電、〜”Ｍ　）以上入力
信号が変化しないとは考えられず、入力バッ７ア５で保
持すめことが必要であ＠。

出力バッフγ６の役割りは、出力３を１ナイクルの＋ｊ
ｊＪ−足に味つことであり、これがないと第７図に示し
たメモリ７の出力変化が、直嵌出力されｔＩＩから次の
１０の間に必要な廂理演鼻を完了δせなけｎはならず、
クロック４の１０から次の１０までの間隔紫煙くシよう
とする商運のシステムにおいては、高速化を阻杏する装
置となる。

′時短の応用、たとえは、本来施例のシフトレジスタを
秩＠接続するときには、バッファ６出力をバッファ５に
直結し、間に回路が仲人しないので遅地ははは０であり
、筐た出力旧号はタイミング１ｏでのみ用いらｎ他の時
間帯では利用ちれないので出力バッファ６を１略しても
正しく動作すｒｏことができる。しかし、一般の応用で
は、回路網への入力として利用するので％”ｌからｒｏ
葦での長い時間帯で変化しないことが望ましい。したが
って応用軸重を広（するためには入力バツ７ア５、出力
バッファ６をともに・晦えることが望ましい。

ここでカウンタ８の周期と、データの遅蝙ナイクル数の
関床を第２図を用いて明らかにしておく。

この図は、入力積号２、入力バッフγ５、メモリ７、出
力バッフγ６、出）Ｊ悟号３の谷部位のデータを、谷ナ
イクルの取終状悪すなわち入力クロック４の入力直前の
状態でのものとしてカウンタ８の瞳と共に示したもので
るル。カウンタ８として、前述の８Ｎ７４１６３を結付
したような加昇型カウンタを用いメモリの１ドレス範囲
は２　とする。

図中メモリの記憶セルは一次元に配列δ扛でいるように
表祝し１６．１７のマークは、各ナイクルの各々始期、
戚終状感における記憶セルの位置を示すものでるる。デ
ータはＤｌの杉で衣棉する。

ここで１はそのデータが入力信号にあったナイクルの蕾
号を示す。簡明に関係しない部位のデータは省略する。

レジスタ１２にはあらかじめ２−ｎの直が外部からセッ
トδｎているとする。以下ナイクルの順ｔＫ−簡明する
。ナイクル番号０のときにカウンタの１直が２−２から
２　−１になったとする。このとき入力信号にあったデ
ータをり。

とする。次のクロック４によって入力バツ７ア５はＤｏ
を取込み、そのＩＩをメモリの２−１蕾地Ｖｃ嚇込み。

セしてカウンタ８ではキャリー信号Ｃがロード端子■）
に１嵌１１を弁して入力δ扛ているので、カウンタ８は
このナイクルで発生もれるキャリー信号Ｃによりレジス
タ１２の出力２　−ｎの値を取込む。このナイクルがナ
イクル斎号ｌである。次のナイクル２では、データＤＩ
を人カパツファ５が取込み、メモリ７の２　−ｎ帯地に
畳込み、カウンタ８か２　−ｎから２　−（ｎ−１）と
なる。以下ナイクルか進んでナイクル査号ｎの終りには
丹びカウンタの内容が２−１に戻る。

次のナイクルで２　−１番地に書かれていたＤｏのデー
タは出力バッファ６に移り出力悟号３として出力ちれる
。ナイクル蕾号Ｏに入力にあったデータがナイクル査号
ｎ−１−１になって出力されるため遅延段数はｎ＋１段
あることになる。

すなわち遅蝙段叔をＤとしたいときにはカウンタの周期
をＤ−１にするとよい。カウンタの周期をＤ−１にする
ためにはレジスター２の出力を２　−（Ｄ−１）にする
必要がある。さらにそのためには次に述べるようないく
つかの方法があな。

まず外部から２　−（Ｄ−１）を計算してレジスター２
に送込む方法かめる。こｎは負歇ケ２の呻数で表現する
ときには、−（Ｄ−１）？Ｉｌ″送込むのに等しい。Ｄ
めめいはＤ−１を送込んで、レジスター２の前１では故
に２　−（Ｌ）−１）を求め心回路を設けてもよい＠６
らにＤ−２を込込む、１の相数を求めてもよい。このと
きには全ビットの論理台足を行えばよく量率である。こ
れらの方法の内いずれを選択するかは、回路の規模と使
い易ちを考慮して次めれはよい。以下第１の方法で説明
を続はり。

外部の制御回路（図示せず）からデータ（２に−（Ｄ−
１３）１３、畳込ストローフを制御１Ｎ号１４として入
力し、レジスタデータ２−（Ｄ−１）を畳込むようにす
る。したがって配線を変えずに任意に遅延段数を変える
ことができる。しかし特定の回路に組込まｎ遅延段数を
変吏することがないノ藪合にはレジスタへの畳込みはか
えって面倒なこととなり、レジスタ１２を省略いｔｋＺ
を与える方が好ましい。

この回路全体１を集積回路などの固定した回路とすると
きには、このレジスタ１２を入れるかどうかで上記のい
ずれかの利点が偵なｂｌｒ′Ｌると思わｎるが、特定の
制御信号によってレジスタの機能を殺丁ようにす扛ば一
つの来槓回路にいすｎの利点も筏丁ことができる。この
ようにしたレジスタの例を第３図に示す。

第３図はレジスタ１２の第ｉ査目のビット１２−１の構
成を示すものである。レジスタ１２の機能を用いるとき
にはデータのｉビット目１３−ｉ制御悄号１４として曹
込み・くルスを印加丁０゜そのときε定態ｊｌ紫子２０
、論理積素子２１．２２によりｓ　２１．２２１＞いず
ｔ”Ｌかに・くルスが午じ、論理和索子２３．２４で構
成するＲ−８型フリツグフロツプにデータ１３−ｉがセ
ットちれる。−万レジスタ１２の機能をなくし、矩数と
したいときには、制御信号１４を真値に固定することに
よって、データ１３−１の伯゛号を常にレジスタ１２の
出力とすることができる。

この他にも、第４図のように制御信号１４と別に逼択偏
号１５を設け、Ｄ型フリップフロッグを用いることによ
りレジスタ１２の出力と、向知」人力１３の信号とを切
換える構成も碕えら詐るが説明は省略する。

これらは周期入力１３０人力をレジスタ入力と１！ｉ艦
入力との双方ＶＣｉ史うようにしており全体回路１のイ
ンタフェース信号線の本数を抑えるのにＭ効であり、集
積回路化に適している。

以上は、一つの回路で遅＠ｌＩｌ！ｌ路１本を構成した
ものでめった。こＩしに対して入力バッファ５、出力バ
ッファ６、メモリ７を各々ある数ずつ設けた構成が考え
らｒｔ、な。第５図はその１例でるり、入力バッファ５
−１．５−２．・・・、５−４、出カッくツファ６−１
．６−２．・・・、６−４、−モリ７−１．７−２．・
・・、７−４と各４ずつ設けたものである。この回ｖｅ
は、複数本の個別遅延回路と、して１あるいμ図中破嶽
で示したように外部線によって縦続接続し、７−１など
の１つのメモリの容量を越す長さの遅延回路として必要
に応じて利用できるものである。例えば１−々のメモリ
が１０００ビツトと丁ｌｒＬは４個設けたものでは１０
０１段１での遅延回路を４回路とすることも、１００２
〜２００２段の：ｉ！！姑回路全回路路とすることも、
２００３〜４００４段の遅延回路を４回路とすりことも
外部の接続によって可能でおる。

さてｍ本を縦続接続したとき、カウンタ同期をＤと丁り
と（Ｄ＋１）・ｍの段数の遅延をつくることができるこ
とは容易にわかるがこれはｍの整数倍に限定さ扛る。一
般的１２ｔｎのＶ：数倍でない段数も含めた遅延ｔつく
るために、遅延調節回路３３−１．３３−２．３３−３
を設け、こｊＬらは制御信号３４−１．３４−２．３４
−３により１段の遅延にも遅延なしの回路にも変えるこ
とができるようにした。遅延調節回路の具体例は第４図
のものと同じでよい。

必要な遅延段数をｍで割ったときの商をり、剰余をＲと
すると、前述のように２に−（Ｄ−１）をレジスタ１２
の出力とし、Ｒ個の−ｉ！！延調節回路を１段の遅延と
し、他の遅Ｉ＃、調節回路を遅延なしの（ロ）路とする
。これにより遅延調節回路が１段の回路はＤ＋１段、遅
延なしの回路はＤ段となっておりこれを療絖接続するこ
とにより会計として必要な遅延段数の回路を実現できる
。

〔発明の効果〕

本発明によれは、限匿内の任意の段数の遅延回路を構成
でき、種々の信号処理回路に標準構成部品として利用で
きるため、回路の構成が容易になり、また本発明の回路
會米槓回路とすることによつて回路の小・型化を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明による回路全体のブロック図、第２図は
回路の遅蝙段数を説明するための図、第３図はレジスタ
の構成例を示す論理図、第４図はレジスタの他の構成例
を示す論理図、第５図は決バッファ、７・・・ランダム
アクセスメモリ、８・・・ア″ｆＪＩ図 ′￥３ｚ図

Claims (1)

1. 【特許請求の範囲】 １、指定したアドレスに対して絖み督きのできるメモリ
   機能をもつ第１の手段と、 上記アドレスを指定された遅延時間に対応する周期でカ
   ウントする第２の手段と、 入力信号を保持するためのバッフＴの機能をもつ第３の
   手段とをそなえクロックに対して、１ず入力信号を第３
   の手段のどくソファにと９込み、つき゛に、上記クロッ
   クを遅処さｔｆｃ第２のクロックにより第３の手段のバ
   ッファにと９込まれた情報を第１の手段のメモリに畳込
   み、葛らに畳込み完了のタイミングで第２の手段のカウ
   ンタを１進め耕しいカウンタのアドレスのメそり内容を
   絖出すようにして構成したｃｖ変畏遅延回路。 ２、第１墳において該第２の手段の周期を外部から畳替
   先のできる周期指定レジスタにより指定す石ようにした
   可変長遅延回路。 ３、第２゛項において該指定レジスタの情報とデータラ
   インの情報とを指定信号により切換えて周期を指定でき
   るようにした可変長遅延回路。 ４、第１項においてバッファの機能を待つ第４の手段を
   設け、クロックのタイミング毎に該＠１の手段のメモリ
   の内容を取込み、出力するようにしたことを特赦とする
   可変長遅延回路。 ５、第４項において該第１．第３．第４の手段をそれぞ
   れ１８！献設けた回路において、第１のメモリと、第４
   の出カバソファとの間に１段の遅延調節回路を挿入した
   こと′ｆ：符似とする可変長遅延回路。