JPH0572765B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、デイジタル信号処理において遅延信
号を得るための回路をランダムアクセスメモリを
用いて構成し、また段数可変とし、段数を外部か
ら指定可能としたものである。

〔従来技術〕

デイジタル信号処理では遅延回路を用いること
が多い。たとえば画像処理において、走査形入力
装置からの信号を１走査線に相当する時間のみ遅
延させることにより、垂直方向に隣接する点の情
報を並列に取り出すことができ、各種の２次元パ
ターンの処理に用いられている。デイジタル情報
の遅延を行なわせるためには一般にシフトレジス
タが用いられる。このとき、結合する入力装置の
変更や、処理クロツクの変更に応じてシフトレジ
スタ段数を任意に変更できるることが望ましい。
そのためには最長段数のシフトレジスタを準備し
全ての段の中から選択してその信号を取出し出力
するのが普通考えられる方法である。しかしこの
方法ではシフトレジスタと俗択回路との間の結線
の数が多いこと、選択回路の規模が大きくなるこ
となどの問題がある。一方、電子通信学会誌62巻
４号461頁に示されている別の例においては、１，
２，2²，…，2ⁿの長さのシフトレジスタを持ち、
必要な段数を２進数表現して各位の“０”，“１”
に対応して、各シフトレジスタをバイパスするか
どうかを制御し、これらを連結することによつて
任意の段数に切換えることのできるシフトレジス
タにて作成している。しかしこれらの回路を既存
の標準集積回路で構成しようとすると多くの集積
回路素子を必要とする。またこれらの回路を１つ
の集積回路で構成しようとするときにはチヤージ
カツプルドデバイスを用いるのが有利であるが、
さらに高速を達成するためバイポーラ回路を用い
ようとするとシフトレジスタは比較的面積を要す
る回路となる。

〔発明の目的〕

本発明の回的は、集積化に適し、かつ任意にシ
フト段数を設定できる遅延回路の構成を提供する
ことになる。

〔発明の概要〕

このため本発明では、高集積化が徹底して行な
われてるランダムアクセスメモリを用い、アドレ
スを指定の周期でスキヤンし、メモリに対して読
出し後書込みを繰返すことによつてシフトレジス
タと同等の機能を持たせることにした。さらに入
出力の取込み／出力タイミングをそろえ出力を保
持するためババツフアを設けた。

つまり、本発明の構成の一態様として、クロツ
クに同期して入力データを一時に保持する入力バ
ツフア５−１〜４と、上記入力バツフアに保持し
た入力データを、上記クロツクを所定時間遅延さ
せた遅延クロツクに同期して指定アドレスに書き
込んだ後、上記指定アドレスの次のアドレスに書
き込まれた入力データを少なくとも上記クロツク
の一周期内に読み出すランダムアクセスメモリ７
−１〜４と、読み出したデータを一時的に保持す
る出力バツフア６−１〜４）とを備えた遅延回路
を複数本有し、かつ上記出力バツフアの出力を上
記入力バツフアの入力となるように上記複数本の
遅延回路を縦続接続し、上記クロツクの一周期内
であつて、上記クロツクを所定時間遅延させ上記
遅延クロツクを生成する遅延手段９を備え、カウ
ント値を周期的に生成し、所定のカウント値を上
記指定アドレスとして、上記ランダムアクセスメ
モリが上記入力データを上記指定アドレスに書き
込んだ後、上記所定のカウント値を歩進し、その
歩進したカウント値を上記次の指定アドレスとす
るように構成したカウンタ８を備え、上記カウン
タ値の周期を設定する手段１２を備え、上記ラン
ダムアクセスメモリから読み出したデータを入力
し、その読み出したデータを遅延させ、上記出力
バツフアに入力する遅延調節手段３３−１〜３を
上記複数本の遅延回路のうち少なくとも１本に備
え、上記遅延調節手段にて遅延させるか否かを制
御する手段３１を備えたものである。

〔実施例〕

以下、本発明の一実施例を第１図により説明す
る。この回路全体１はシフトレジスタの機能を持
ち、２は入力信号、３は出力信号、４はクロツク
である。５，６はＤ−タイプのフリツプフロツプ
で、各々入力、出力のバツフアの役割を果す。７
は例えば日立製HM6147のような読み書き可能な
スタテイツク形ランダムアクセスメモリであり以
後単にメモリと呼ぶ。８はメモリのアドレスを与
えるカウンタである。９はパルス遅延回路であ
り、入力クロツクから遅延したクロツク１０を発
生し、メモリの書込みパルスおよびカウンタ８の
クロツクとして供給する。１１はカウンタ８のキ
ヤリイ出力であり、自身の初期値ロード信号とし
て用いる。この結果、カウンタ８は、レジスタ１
２の出力値からスタートし、最大カウントまでを
繰返しカウントする。従つてレジスタ１２によつ
て周期を決定できる。

第１図の実施例における動作のタイミングを第
６図に示す。第６図において、上から順に、クロ
ツク４、遅延したクロツク１０、入力バツフア５
の出力５１、カウンタ８の出力８１、メモリ７の
出力７１、そして出力バツフア６の出力信号３を
示している。

まず入力および出力バツフア５，６はクロツク
４で駆動しているのでクロツク４の後縁t₀にて入
力信号２の入力バツフア５への取込みと、出力信
号３の更新は同時に行なわれる。クロツク４の後
縁t₀の後、入力バツフア５の出力５１が安定する
t₁の後で、遅延したクロツク１０がt₂からt₃まで
メモリ７の書込みパルスとして加えられ、入力バ
ツフア５に取込まれた情報をメモリ７に書込む。
このようにメモリ７への書込み中の入力は一旦入
力バツフア５に保持されているため不変であるこ
とが保証される。またt₂から後述のt₅までメモリ
７の出力７１が変化するが、出力バツフア６には
この間クロツク４の後縁が与えられないため、出
力信号３には影響がない。

カウンタ８としてエツジトリガタイプのもの、
例えば、テキサスインンツルメント社の集積回路
SN74163あるいはそれと同様なものを用いると、
遅延したクロツク１０の後縁t₃以降に、アクセス
タイムt₄−t₃を経て、カウンタ出力８１が変化す
るのでメモリ７への書込が正しく終了した後アド
レスが進むというシーケンスとすることができ
る。メモリ７に与えられるアドレスが確定するの
がt₄（第６図のＡ点参照）とすると、メモリ７が
スタテイツク形であり、書込みパルスである遅延
したクロツク１０が入力されていないので、メモ
リ７のアクセスタイムt₅−t₄を経たt₅にはカウン
タ８の出力８１から与えられる新しいアドレスの
データが読出されており（第６図Ｂ点参照）、ク
ロツク４の次の後縁t₀がt₅の後に来るようにクロ
ツク４の周期（t₀から次のt₀までの間隔）を設定
すれば、出力バツフア６へ供給する次のデータ
（メモリ７の出力７１）が正しく準備できること
になる。

以上の説明でわかるように入力バツフア５の役
割りは、t₀のタイングにおける入力信号の値をメ
モリ７への書込みの終るt₃まで保持することであ
る。これによつて、本回路を使用する際に、外部
回路は、t₀のタイングにおける信号の値を確保す
るだけで済み、全体の回路設計の自由度を大きく
することができる。

出力バツフア６の役割りは、出力信号３を１サ
イクルの間一定に保つことであり、これがないと
第６図に示したメモリ７の出力７１の変化が、直
接出力されるため、正しいデータはt₆から次のt₀
の間だけにあつてしまい、この間に外部回路で必
要な論理演算を完了させなければならず、クロツ
ク４の周期（t₀から次のt₀までの間隔）を短くし
ようとする高速のシステムにおいては、高速化を
阻害する要因となる。

特定の応用、たとえば、本実施例のシフトレジ
スタを縦続接続するときには、出力バツフア６の
出力信号３を入力バツフア５に直結し、間に回路
が挿入しないので遅延はほぼ０であり、また出力
信号はタイミングt₀でのみ用いられ他の時間帯で
は利用されないので出力バツフア６を省略しても
正しく動作させることができる。しかし、一般の
応用では、回路網への入力として利用するので、
t₁からt₀までの長い時間帯で変化しないことが望
ましい。したがつて応用範囲を広くするためには
入力バツフア５、出力バツフア６をともに備える
ことが望ましい。

ここでカウンタ８の周期と、データの遅延サイ
クルの関係を第２図を用いて明らかにしておく。
この図は、入力信号２、入力バツフア５、メモリ
７、出力バツフア６、出力信号３の各部位のデー
タを、各サイクルの最終状態すなわち入力クロツ
ク４の入力直前の状態でのものとしてカウンタ８
の値と共に示したものである。カウンタ８とし
て、前述のSN74163を結合したような加算型カウ
ンタを用いメモリのアドレス範囲は2^kとする。図
中メモリの記憶セルは一次元に配列されているよ
うに表現し１６，１７のマークは、各サイクルの
各々始期、最終状態における記憶セルの位置を示
すものである。データはD₁の形で表現する。こ
こでｉはそのデータが入力信号にあつたサイクル
の番号を示す。説明に関係しない部位のデータは
省略する。レジスタ１２にはあらかじめ2^k−ｎの
値が外部からセツトされているとする。以下サイ
クルの順に説明する。サイクル番号０の直前にカ
ウンタの値が2^k−２から2^k−１になつたとする。
このとき入力信号にあつたデータをD₀とする。
次のクロツク４によつて入力バツフア５はD₀を
取込み、その値をメモリ７の2^k−１番地に書込
む。そしてカウンタ８ではキヤリー信号Ｃがロー
ド端子Ｄに線１１を介して入力されているので、
カウンタ８はこのサイクルで発生されるキヤリー
信号Ｃによりレジスタ１２の出力2^k−ｎの値を取
込む。このサイクルがサイクル番号１である。次
のサイクル２では、データD₁を入力バツフア５
が取込み、同時にメモリ７の2^k−ｎ番地にもD₁
が書込まれ、カウンタ８がカウントアツプされ2^k
−ｎから2^k−（ｎ−１）となる。以下サイクルが
進んでサイクル番号ｎの終りには再びカウンタ８
の内容が2^k−１に達する。次のサイクルであるサ
イクル番号ｎ＋１では、このカウンタ８の値がメ
モリ７の読出しアドレスとして与えられるからメ
モリ７の2^k−１番地に書かれていたD₀のデータ
が読出されて出力バツフア６に移り出力信号３と
して出力される。サイクル番号０のときに入力に
あつたデータがサイクル番号ｎ＋１になつて出力
されるため遅延段数はｎ＋１段あることになる。

すなわち遅延段数をＤとしたいときにはカウン
タの周期をＤ−１にするとよい。言い替えれば、
カウンタの周期をＤ−１にするためにはレジスタ
１２の出力を2^k−（Ｄ−１）にすることになる。
さらにそのためには次に述べるようないくつかの
方法がある。まず外部から2^k−（Ｄ−１）を計算
してレジスタ１２に送込む方法がある。これは負
数を２の補数で表現するときには、−（Ｄ−１）を
送込むのに等しい。ＤあるいはＤ−１を送込ん
で、レジスタ１２の前または後に2^k−（Ｄ−１）
を求める回路を設けてもよい。さらにＤ−２を送
込み、１の補数を求てもよい。このときに全ビツ
トの論理否定を行えばよく簡単である。これらの
方法の内いずれを選択するかは、回路の規模と使
い易さを考慮して決めればよい。

第１の方法をより具体的に説明すると、外部の
回路（図示せず）から入力データ（2^k−（Ｄ−
１））を与えつつ、書込ストローブを制御信号１
４として入力して、レジスタ１２にこのデータを
書込むようにする。本発明ではこのようにレジス
タ１２に書き込むデータを変えることで内部の配
線を変えずに任意に遅延段数を変えることができ
る。しかし特定の回路に組込まれ遅延段数を変更
することがない場合にはレジスタへの書込みはか
えつて面倒なこととなり、レジスタ１２を省略し
定数を与える方が好ましい。

この回路全体１を集積回路などの固定した回路
とするときには、このレジスタ１２を入れるかど
うかで上記のいずれかの利点が損なわれると思わ
れるが、特定の制御信号によつてレジスタの機能
をなくすようにすれば一つの集積回路にいずれの
利点も残すことができる。このようにしたレジス
タの例を第３図に示す。

第３図において、１２−ｉは複数のビツトから
なるレジスタ１２の第ｉ番目のビツトの構成を示
すものである。制御信号１４は全てのビツトに共
通に与えられる。このレジスタは、論理和素子２
３，２４で構成するＲ−Ｓ型フリツプフロツプに
データがセツトされるように構成されている。レ
ジスタ１２をレジスタとして機能させるときには
制御信号１４として書込みパルスを印加する。そ
のとき否定論理素子２０、論理積素子２１，２２
により、入力データ１３−ｉの値０、１に応じて
２１，２２のいずれかにパルスが生じ、論理和素
子２３，２４で構成するＲ−Ｓ型フリツプフロツ
プにデータがセツトされる。一方レジスタ１２の
レジスタ機能をなくし、入力データ線１３への信
号をそのままカウンタ８に入力するようにしたい
ときには、制御信号１４を真値(1)に固定すればよ
い。こうすれば、２３，２４からなるＲ−Ｓ型フ
リツプフロツプはラツチ機能を失い、データ１３
−ｉの信号が常にレジスタ１２のｉ番目のビツト
１２−ｉの出力となる。

この他にも、レジスタのｉ番目のビツト１２−
ｉの構成は第４図のように制御信号１４と別に選
択信号１５を設け、上記Ｒ−Ｓ型フリツプフロツ
プの代わりにＤ型フリツプフロツプ２０１を用い
るようにしてもよい。この回路では選択信号１５
真値(1)とするとＤ型フリツプフロツプ２０１の出
力がレジスタ１２のｉ番目のビツト１２−ｉの出
力になり、選択信号１５を偽値（０）とすると、
入力データ線１３に加えられた信号がそのまま１
２−ｉの出力になる。

これらは遅延段数を指定するための入力データ
線１３の入力をレジスタ１２への入力とカウンタ
８への直接入力との双方に使うようにしており全
体回路１のインタフエース信号線の本数を抑える
のに有効であり、集積回路化に適している。

以上は、一つの回路で遅延回路１本を構成した
ものであつた。これに対して入力バツフア５、出
力バツフア６、メモリ７を各々ある数ずつ設けた
構成が考えられる。第５図はその１例であり、入
力バツフア５−１，５−２，…，５−４、出力バ
ツフア６−１，６−２，…，６−４、メモリ７−
１，７−２，…，７−４と各４本ずつ設けたもの
である。この回路は、複数本の個別遅延回路とし
て、あるいは図中破線で示したように外部線によ
つて継続接続し、７−１などの１つのメモリの容
量を越す長さの遅延回路として必要に応じて利用
できるものである。例えば個々のメモリが1000ビ
ツトとすれば４個設けたものでは1001段までの遅
延回路を４回路とすることも、４〜2002段の遅延
回路を２回路とすることも、８〜4004段の遅延回
路を１回路することも外部の接続によつて可能で
ある。

さてｍ本を縦続接続したとき、カウンタ周期を
Ｄとすると（Ｄ＋１）・ｍの段数の遅延をつくる
ことができることは容易にわかるがこれはｍの整
数倍に限定される。一般的12mの整数倍でない段
数も含めた遅延をつくるために、遅延調節回路３
３−１，３３−２，３３−３を設け、これらは遅
延調節制御回路３１からの制御信号３４−１，３
４−２，３４−３により１段の遅延にも遅延なし
の回路にも変えることができるようにした。遅延
調節回路の具体例は第４図のものと同じでよい。
必要な遅延段数ををｍで割つたときの商をＤ、剰
余をＲとすると、前述のように2^k−（Ｄ−１）を
レジスタ１２の出力とし、Ｒ個の遅延調節回路を
１段の遅延とし、他の遅延調節回路を遅延なしの
回路とする。これにより遅延調節回路が１段の回
路はＤ＋１段、遅延なしの回路はＤ段となつてお
りこれを縦続接続することにより合計として必要
な遅延段数の回路を実現できる。

〔発明の効果〕

本発明によれば、限度内の任意の段数の遅延回
路を構成でき、種々の信号処理回路に標準構成部
品として利用できるため、回路の構成が容易にな
り、また本発明の回路を集積回路とすることによ
つて回路の小型化を図ることができる。

【図面の簡単な説明】

第１図は本発明による回路全体のブロツク図、
第２図は回路の遅延段数を説明するための図、第
３図はレジスタの構成例を示す論理図、第４図は
レジスタの他の構成例を示す論理図、第５図は複
数の遅延回路を含む回路の全体ブロツク図、第６
図は第１図の回路のタイムチヤートである。 ４……入力クロツク、５……入力バツフア、６
……出力バツフア、７……ランダムアクセスメモ
リ、８……アドレスカウンタ、１２……レジス
タ。

Claims (1)

1. 【特許請求の範囲】 １ クロツクに同期して入力データを一時的に保
   持する入力バツフアと、上記入力バツフアに保持
   した入力データを、上記クロツクを所定時間遅延
   させた遅延クロツクに同期して指定アドレスに書
   き込んだ後、上記指定アドレスの次のアドレスに
   書き込まれた入力データを少なくとも上記クロツ
   クの一周期内に読み出すランダムアクセスメモリ
   と、読み出したデータを一時的に保持する出力バ
   ツフアとを備えた遅延回路を複数本有し、かつ上
   記出力バツフアの出力を上記入力バツフアの入力
   となるように上記複数本の遅延回路を縦続接続
   し、 上記クロツクの一周期内であつて、上記クロツ
   クを所定時間遅延させ上記遅延クロツクを生成す
   る遅延手段を備え、 カウント値を周期的に生成し、所定のカウント
   値を上記指定アドレスとして、上記ランダムアク
   セスメモリが上記入力データを上記指定アドレス
   に書き込んだ後、上記所定のカウント値を歩進
   し、その歩進したカウント値を上記次の指定アド
   レスとするように構成したカウンタを備え、 上記カウンタ値の周期を設定する手段を備え、 上記ランダムアクセスメモリから読み出したデ
   ータを入力し、その読み出したデータを遅延さ
   せ、上記出力バツフアに入力する遅延調節手段を
   上記複数本の遅延回路のうち少なくとも１本に備
   え、 上記遅延調節手段にて遅延させるか否かを制御
   する手段を備えたことを特徴とする可変長遅延回
   路。