JPS5963846A - パルス伝送路符号化方式 - Google Patents
パルス伝送路符号化方式Info
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- JPS5963846A JPS5963846A JP17322082A JP17322082A JPS5963846A JP S5963846 A JPS5963846 A JP S5963846A JP 17322082 A JP17322082 A JP 17322082A JP 17322082 A JP17322082 A JP 17322082A JP S5963846 A JPS5963846 A JP S5963846A
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- signal
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- clock
- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はパルス伝送方式、特に非同期のパルス列を同期
化して伝送する非同期時分割多重化伝送に好適な伝送路
符号化方式に関する。
化して伝送する非同期時分割多重化伝送に好適な伝送路
符号化方式に関する。
従来非同期パルス列を同期化する方法としては第１図ａ
−ｂに示すような方法が提案されている◎すなわち原信
号パルス列ａにおける“１”は“１１”あるいは００”
と符号化し、”０“は”１”あるいは“０”と符号化し
、無信号時は“１１１“あるいは”０００″ と表現す
る。
−ｂに示すような方法が提案されている◎すなわち原信
号パルス列ａにおける“１”は“１１”あるいは００”
と符号化し、”０“は”１”あるいは“０”と符号化し
、無信号時は“１１１“あるいは”０００″ と表現す
る。
この伝送符号においては、図より分るように直流平衡の
条件が満足されず、従ってさらに伝送路符号化を行なっ
て直流平衡をとった後伝送する必要がある。
条件が満足されず、従ってさらに伝送路符号化を行なっ
て直流平衡をとった後伝送する必要がある。
本発明の目的は、同期化と共に直流平衡の条件を満足す
る符号化方式を提供することにある。
る符号化方式を提供することにある。
上記目的を達成するため本発明では、ブロック内で直流
平衡のとれた符号と、モード切替により直流平衡をとる
符号とを併用する。その原理を第１図Ｃ〜（Ｉに示した
。ａのような伝送信号のビット周期τと非同期の信号を
周期τのパルスの１ないし整数の符号に変換する場合、
信号ａの“１“は１１″又は”００”に０”は１０″又
は０１“に、そして変１興すべき信号が周期の関□係で
育在しない空白（”Ｅ”とする）のときは一定のブロッ
ク内でＥに対応するパルスが直５ｔｕ平衡となるように
する。第１図Ｃはその１例で°Ｅ“は”１１１０００“
又は”０００１１１″となっている。
平衡のとれた符号と、モード切替により直流平衡をとる
符号とを併用する。その原理を第１図Ｃ〜（Ｉに示した
。ａのような伝送信号のビット周期τと非同期の信号を
周期τのパルスの１ないし整数の符号に変換する場合、
信号ａの“１“は１１″又は”００”に０”は１０″又
は０１“に、そして変１興すべき信号が周期の関□係で
育在しない空白（”Ｅ”とする）のときは一定のブロッ
ク内でＥに対応するパルスが直５ｔｕ平衡となるように
する。第１図Ｃはその１例で°Ｅ“は”１１１０００“
又は”０００１１１″となっている。
このうちＣの中で“１″のみがブロック内で直流乎ｉｔ
ｒがとれていないのでモード切替により直流平衡をとる
ことになる。
ｒがとれていないのでモード切替により直流平衡をとる
ことになる。
ｄについては”１“は”１１”又は”００“に”０”は
０１″又は“１０“に、Ｅ”は”０００１”又は”１１
１０″あるいは°１０００“又は”０１１１”になって
いる。
０１″又は“１０“に、Ｅ”は”０００１”又は”１１
１０″あるいは°１０００“又は”０１１１”になって
いる。
符Ｍパルス列を構成するためには次の規則を満足するこ
と全条件としている。
と全条件としている。
（１）ブロック内で直流平衡のとれないものはモード切
替により直流平衡をとる。
替により直流平衡をとる。
（２） ”ｌ”θ″”Ｅｏのうちいずれか１棟を除い
て、ブロック内の最初と最後の符号が相異なる。
て、ブロック内の最初と最後の符号が相異なる。
（３）ブロックとブロックの境界点には必ず変化点を生
ずるようにモードを選択する。
ずるようにモードを選択する。
９発明の実施例〕
以下本発明を実施例を用いて説明する。第２図は本発明
によるパルス伝送路符号化方式を実施した一実施例の構
成図である。上記実施例の送信部の各部波形を第３図に
示す。
によるパルス伝送路符号化方式を実施した一実施例の構
成図である。上記実施例の送信部の各部波形を第３図に
示す。
第２図において原信号Ｓはエラスティックメモリ２に加
えられる。これはクロックＣＲＴ（送り側読み出しクロ
ック）により“１“０”および”１・〕”（空信号）と
して読み出される。
えられる。これはクロックＣＲＴ（送り側読み出しクロ
ック）により“１“０”および”１・〕”（空信号）と
して読み出される。
原信号Ｓに対応するクロックＣ８は補旧回路ｌ（送り１
１１１１クロック位置補正回路）に印加され、ラインク
ロックＣｔにより位置を補正され、書き込みクロックＣ
ＷＴ（送り側書き込みクロック）として、原信号Ｓｋエ
ラスティックメモリに１１′ｒき込む時点を決定する。
１１１１クロック位置補正回路）に印加され、ラインク
ロックＣｔにより位置を補正され、書き込みクロックＣ
ＷＴ（送り側書き込みクロック）として、原信号Ｓｋエ
ラスティックメモリに１１′ｒき込む時点を決定する。
この補正を行なう理由は、１．１）き込みと、洸み出し
が同時に行なわれることを避けることにある。
が同時に行なわれることを避けることにある。
λ
第２図エラスティックメモリ、Ｙ、から読み出された１
′”０′およびＥ”信号は符号化回路３において符号化
される。この符号化回路においては同時に読み出しクロ
ックパルスＣＲＴも作られる。
′”０′およびＥ”信号は符号化回路３において符号化
される。この符号化回路においては同時に読み出しクロ
ックパルスＣＲＴも作られる。
以下、クロック補正回路１、符号化回路３およびエラス
ティックメモリの詳細をそれぞれ鎮４〜６図ケ用いて説
明する。
ティックメモリの詳細をそれぞれ鎮４〜６図ケ用いて説
明する。
第４図は、クロック補正回路１の一実施例である。入力
端子１０に加えられたクロックパルスＣｔは、詩、み出
しパルスとの重なりを避けるため一定遅延回路１１を介
してアンド回路１５の一方に加えられる。一方、入力端
子１２に加えられた１６号クロックパルスＣ８はパルス
伸長器１３に加えられ、その出力によりフリップフロッ
プ１４の駆動およびゲート１５のインヒビットを行なう
。
端子１０に加えられたクロックパルスＣｔは、詩、み出
しパルスとの重なりを避けるため一定遅延回路１１を介
してアンド回路１５の一方に加えられる。一方、入力端
子１２に加えられた１６号クロックパルスＣ８はパルス
伸長器１３に加えられ、その出力によりフリップフロッ
プ１４の駆動およびゲート１５のインヒビットを行なう
。
パルスのＮ’ 出ｑ 行なうのは、フリップフロップ１
４のセットとリセットが極端に１４１接して生ずるのを
避けるためである。フリップフロップ１４の出力を、微
分回路（インバータ１６とアンドゲート１７を組合せた
もの）に印加して書込クロックパルスＣＷＴを得る。
４のセットとリセットが極端に１４１接して生ずるのを
避けるためである。フリップフロップ１４の出力を、微
分回路（インバータ１６とアンドゲート１７を組合せた
もの）に印加して書込クロックパルスＣＷＴを得る。
次に鯖５図を用いてエラスティックメモリ２の動作を説
明する。同図において信号パルスＳは、メモリ３１〜３
３の順で格納され、メモリ３１の内容が読み出された場
合、メモリ３２の内容がうつされメモリ３３の内容はメ
モリ３２にうつされる。メモリ３１にすでに信号が格納
されている場合に限りメモリ３２に信号が格納される。
明する。同図において信号パルスＳは、メモリ３１〜３
３の順で格納され、メモリ３１の内容が読み出された場
合、メモリ３２の内容がうつされメモリ３３の内容はメ
モリ３２にうつされる。メモリ３１にすでに信号が格納
されている場合に限りメモリ３２に信号が格納される。
メモリ３３についても同様である。
メモリ４１〜４３は、メモリ３１〜３３に信号が格納さ
れているか否かを示すために用いられる。
れているか否かを示すために用いられる。
以上の動作を第３図を用いて説明する。同図において波
形Ｍ１′が“ｏｎ”の状態ではメモリ３１に信号が格納
されていること金示している。Ｍ＋はその格納されてい
る信号が“１”であるかＯ。
形Ｍ１′が“ｏｎ”の状態ではメモリ３１に信号が格納
されていること金示している。Ｍ＋はその格納されてい
る信号が“１”であるかＯ。
であるかを示している。
Ｍ２′がｂ
着したときに、メモリ３３がすでに占有されており、し
たがってその信号はメモリ３４に１；↓きこまれたこと
になる。その信号が”１”であるか”０“であるかは波
形Ｍ２が示している。
たがってその信号はメモリ３４に１；↓きこまれたこと
になる。その信号が”１”であるか”０“であるかは波
形Ｍ２が示している。
メモリー３１から優先的に書き込んで行く操作はゲート
３４〜３９および４５〜４７を用いて下Ｉｉｌシの如く
行なわれる。
３４〜３９および４５〜４７を用いて下Ｉｉｌシの如く
行なわれる。
まずゲート４５は、メモリ４１が°ＯＦＦ”であるとき
ｄＦき込みパルスＣＷＴ′！ｉｌ−通過させるので、メ
モリ４１自イ本゛０口“になり、かつ、ゲート３４およ
び３５全開いて、信号が”１”の場合、メモリ３１をセ
ットし、０”の場合はリセットする。
ｄＦき込みパルスＣＷＴ′！ｉｌ−通過させるので、メ
モリ４１自イ本゛０口“になり、かつ、ゲート３４およ
び３５全開いて、信号が”１”の場合、メモリ３１をセ
ットし、０”の場合はリセットする。
メモリ４１が”Ｏｎ”であるということは、すでにメモ
リ３１が占有されているということであるのでゲート４
５は開かれガい。その代りに、メモリ４２が°ＯＦ Ｆ
’”であればゲート４６が誉き込みパルスＣＷＴを通過
させゲー）３６．３７を開くので、メモリ３２に信号が
書き込壕れる。メモリー３３についても同様である。な
お、メモリ４３についてはその内容がメモリ４２にうつ
された時に、入力端子４８より°０″が読み込まれ状態
が“ＯＦＦ ”となるため、メモリ３３が空状態である
ことを示すことが出来る。
リ３１が占有されているということであるのでゲート４
５は開かれガい。その代りに、メモリ４２が°ＯＦ Ｆ
’”であればゲート４６が誉き込みパルスＣＷＴを通過
させゲー）３６．３７を開くので、メモリ３２に信号が
書き込壕れる。メモリー３３についても同様である。な
お、メモリ４３についてはその内容がメモリ４２にうつ
された時に、入力端子４８より°０″が読み込まれ状態
が“ＯＦＦ ”となるため、メモリ３３が空状態である
ことを示すことが出来る。
以上の如く読み込まれた信号は、ゲート５１〜５３全通
して読み出しクロックＣＲＴにより１“”０“Ｅｏとし
て読み出さ九る。読み川しクロックＣＲＴ は、第５図
よりもわかるように、メモリ３１〜３３．４１〜４３用
のシフトパルストシても用いられる。
して読み出しクロックＣＲＴにより１“”０“Ｅｏとし
て読み出さ九る。読み川しクロックＣＲＴ は、第５図
よりもわかるように、メモリ３１〜３３．４１〜４３用
のシフトパルストシても用いられる。
次に第６図を用いて符号化回路について説明する。エラ
スティックメモリ３より読み出された信号゛１”０”お
よび”Ｅ”は、符号化回路の入力端子、６１．６２およ
び６３にそれぞれ加えられる。”１“の信号は遅延回路
６５により、クロック周期の２倍（２Ｔ）だけ遅延を生
ずる。０”はＴおよび２Ｔ遅れた２本のパルスとなる。
スティックメモリ３より読み出された信号゛１”０”お
よび”Ｅ”は、符号化回路の入力端子、６１．６２およ
び６３にそれぞれ加えられる。”１“の信号は遅延回路
６５により、クロック周期の２倍（２Ｔ）だけ遅延を生
ずる。０”はＴおよび２Ｔ遅れた２本のパルスとなる。
°Ｅ”は３Ｔおよび６Ｔ遅れた３本のパルスとなる。こ
れらをオアゲート７０で合成したものが第３図の波形Ｓ
ｔであり、この波形でトリガ形フリップフロップ７１を
駆動すると符号化された波形Ｓｔが得られる。
れらをオアゲート７０で合成したものが第３図の波形Ｓ
ｔであり、この波形でトリガ形フリップフロップ７１を
駆動すると符号化された波形Ｓｔが得られる。
なお、遅回路６５．６７および６９の出力を、オアゲー
ト７２で合成したものが第３図の読み出シクロツクパル
スＣＲＴであり、これは前述の如く、エラスティックメ
七りの読み出しノ２ルスとしｆｌｌｉいられる。
ト７２で合成したものが第３図の読み出シクロツクパル
スＣＲＴであり、これは前述の如く、エラスティックメ
七りの読み出しノ２ルスとしｆｌｌｉいられる。
リーヒ第２ ｌ、’３の送信部について説明し７た。こ
の送イ、、ｒＸｔ＋ ｒこおいては、非同期の信号Ｓを
伝送路のクロックレーｌ・に同ＪＯ］シた、かつ直流平
衡のとれた信Ｈｊ、 Ｓ 、と１７で送出する。これは
伝送路５を経由して、受１４部に到７ｒｔする。
の送イ、、ｒＸｔ＋ ｒこおいては、非同期の信号Ｓを
伝送路のクロックレーｌ・に同ＪＯ］シた、かつ直流平
衡のとれた信Ｈｊ、 Ｓ 、と１７で送出する。これは
伝送路５を経由して、受１４部に到７ｒｔする。
次に受１３部のｇｉＩＩ作を説明する。伝送路５を経て
受イ１された信号は再生中継器１０１においてノくルス
［１）生される。この再生中継器からは、再生された何
月１０２とクロックツ（ルス１０３が、復号回路１０４
に供給される。以下の動作會第７図を用いてｄシｌ明す
る。
受イ１された信号は再生中継器１０１においてノくルス
［１）生される。この再生中継器からは、再生された何
月１０２とクロックツ（ルス１０３が、復号回路１０４
に供給される。以下の動作會第７図を用いてｄシｌ明す
る。
第７図（ｅ）は再生されたパルス列（第３図Ｓ Ｌと同
じ）であり、これは後述の如く復号器１０４により、槙
７図（ｉ）のように復号される。ただしくｉ）の波形に
は空−＋＝号も信号された形で含１れている（矢印で示
した区間）。したがってこの区間を除去する必要がある
。このために空信号（Ｅ）検出信号（ｉ）が用いられる
。これは内生パルス列（ｅ）の斜線の１１１（分より１
灸出さｆｔ、これにより波形（１＼）（ｅ）の斜線の部
分ｋｒ’肖去する。波形０（）においてパルスが”Ｏｎ
“の部分は１８号°１“が存在することを示し、波形（
ｔ）においてパルスがｏｎ”の部分は信号”０”が存在
することを示す。波形（ｋ）および（力が”ｏｆｆにな
っている区間は空信号であることを示している。
じ）であり、これは後述の如く復号器１０４により、槙
７図（ｉ）のように復号される。ただしくｉ）の波形に
は空−＋＝号も信号された形で含１れている（矢印で示
した区間）。したがってこの区間を除去する必要がある
。このために空信号（Ｅ）検出信号（ｉ）が用いられる
。これは内生パルス列（ｅ）の斜線の１１１（分より１
灸出さｆｔ、これにより波形（１＼）（ｅ）の斜線の部
分ｋｒ’肖去する。波形０（）においてパルスが”Ｏｎ
“の部分は１８号°１“が存在することを示し、波形（
ｔ）においてパルスがｏｎ”の部分は信号”０”が存在
することを示す。波形（ｋ）および（力が”ｏｆｆにな
っている区間は空信号であることを示している。
次にこの（ｋ）および（））をエラスティックメモリ１
０５に読み込むわけであるが、空信号Ｅは読み込壕れな
い。一方、周波数引込回路１０６におい一’Ｃ原何月の
クロックＣ８と同じ繰返し川波数を崩するクロックパル
スＣＲＲを発生する。これは（１０および（６）のパル
ス数の和ＣＷＲ′をカウントしそのカウントが８光み出
しクロックパルスＣＲＲのカウント数に等しくなるよう
に発振器の周波数をコントロールしてやればよい。パル
ス補正回路１０７においては、書き込みパルスＣＷＲと
読み出しパルスＣ＋ｔＲが同時に発生しないように、パ
ルス補正回路１と同じ働きをする。このために供給され
る補助クロックパルスＣＲＲ’ ｌｄ、読み出しクロツ
クパルスＣＲＲの整数倍の繰返し周期を持つように設定
さ才している。
０５に読み込むわけであるが、空信号Ｅは読み込壕れな
い。一方、周波数引込回路１０６におい一’Ｃ原何月の
クロックＣ８と同じ繰返し川波数を崩するクロックパル
スＣＲＲを発生する。これは（１０および（６）のパル
ス数の和ＣＷＲ′をカウントしそのカウントが８光み出
しクロックパルスＣＲＲのカウント数に等しくなるよう
に発振器の周波数をコントロールしてやればよい。パル
ス補正回路１０７においては、書き込みパルスＣＷＲと
読み出しパルスＣ＋ｔＲが同時に発生しないように、パ
ルス補正回路１と同じ働きをする。このために供給され
る補助クロックパルスＣＲＲ’ ｌｄ、読み出しクロツ
クパルスＣＲＲの整数倍の繰返し周期を持つように設定
さ才している。
再生中継器１０１および周波数引込み回路１０６につい
ては従来の技術がそのまま使用できることは明らかであ
り、エラスティックメモリ１０５は、エラスティックメ
モリ２と同じもの、パルス補正回路１０７はパルス補正
回路１と同じものであるので、ここでは復号回路１０４
およびその動作について詳細に述べるにとどめる。
ては従来の技術がそのまま使用できることは明らかであ
り、エラスティックメモリ１０５は、エラスティックメ
モリ２と同じもの、パルス補正回路１０７はパルス補正
回路１と同じものであるので、ここでは復号回路１０４
およびその動作について詳細に述べるにとどめる。
復号器の一実施例を第８図に示す。入力端子１２０に印
加された再生信号（第７図（ｅ））は、それがパルス繰
返し同期の壺の遅延時間（’Ｉ’／２）を有する遅延線
１２１を経たものとゲート１２２において排他的論理和
をとられ、第７図ｆの波形を発生する。この波形および
これを反転したものはそれぞれシフトレジスタ１２３お
よび１２４に加えられるが、このシフトレジスタは、ワ
ード同期のとれたクロックパルス（第７図（ｇ） ：
（−’の発生方法については後述する）によって駆動さ
れるので、シフトレジスタ１２３の初段の波形は第７図
Ｑりの如くなる。この波形は前述の如く空信号を含んで
いるのでこれを除去する必要がある。このために空信号
検出回路１２５を用いる。この回路は遅延時間’ｌ’／
２の遅延回路１２６を６ケ用いその出力および出力をイ
ンバータ１２７によって極性反転したものを論理積ゲー
ト１２８および論理和ゲート１２９で論理演算し、第７
図（ａ）の斜線部分を検出し、検出パルス（第７図（ｊ
））ヲ得るものである。遅延回路の数が１個余分になっ
ているのは、検出パルスの時間を調整するためである。
加された再生信号（第７図（ｅ））は、それがパルス繰
返し同期の壺の遅延時間（’Ｉ’／２）を有する遅延線
１２１を経たものとゲート１２２において排他的論理和
をとられ、第７図ｆの波形を発生する。この波形および
これを反転したものはそれぞれシフトレジスタ１２３お
よび１２４に加えられるが、このシフトレジスタは、ワ
ード同期のとれたクロックパルス（第７図（ｇ） ：
（−’の発生方法については後述する）によって駆動さ
れるので、シフトレジスタ１２３の初段の波形は第７図
Ｑりの如くなる。この波形は前述の如く空信号を含んで
いるのでこれを除去する必要がある。このために空信号
検出回路１２５を用いる。この回路は遅延時間’ｌ’／
２の遅延回路１２６を６ケ用いその出力および出力をイ
ンバータ１２７によって極性反転したものを論理積ゲー
ト１２８および論理和ゲート１２９で論理演算し、第７
図（ａ）の斜線部分を検出し、検出パルス（第７図（ｊ
））ヲ得るものである。遅延回路の数が１個余分になっ
ているのは、検出パルスの時間を調整するためである。
この検出パルスでシフトレジスタ１２３〜１２４をリセ
ットすることにより第７図［有］）および（４）に斜線
で示した如く、空信号部分を除去することができる。こ
の波形はＤ形フリップフロップ１３２の出力である。第
２図の復号器１０４のエラスティックメモリ１０５に加
ガられている出力は第８図出力端子１３４の出力が加え
られている。これが、エラスティックメモリに読み込む
ためには図には示されていないが出力端子１３３および
１３４の出力すなわち波形００および（４）（第７図）
全結合したものとクロックパルスＣｔとの論理積をとっ
たものＣＷＲ’に用いる。これを周波数引込み回路の出
力ＣＲＲ（第７ 図１ｉ ）で読み出し、第７図（ｎ）
ノび形を０Ｌ元する。
ットすることにより第７図［有］）および（４）に斜線
で示した如く、空信号部分を除去することができる。こ
の波形はＤ形フリップフロップ１３２の出力である。第
２図の復号器１０４のエラスティックメモリ１０５に加
ガられている出力は第８図出力端子１３４の出力が加え
られている。これが、エラスティックメモリに読み込む
ためには図には示されていないが出力端子１３３および
１３４の出力すなわち波形００および（４）（第７図）
全結合したものとクロックパルスＣｔとの論理積をとっ
たものＣＷＲ’に用いる。これを周波数引込み回路の出
力ＣＲＲ（第７ 図１ｉ ）で読み出し、第７図（ｎ）
ノび形を０Ｌ元する。
ここでシフトレジスタ１２３〜１２４およびＤ形フリッ
プフロップ１３２を駆動するクロックパルス１３５（第
７図ｇ）のワード同期について説明する。このクロック
パルスは、原クロツクパルス１３０’ｉ）リカ形フリッ
プフロップ１３２によって分周することにより得られる
が、外周の位相は、空信号検出パルス（第７図ｆ）の立
下りにより、トリカーフリップフロップ１３１をリセッ
トすることにより短められる。第７図においては、分周
されたクロック（第７図ｇ）は、空信号検出パルス（記
７図ｊ）の立下り時点で“ｏｆｆ”になっているので正
常な位相であり、位相調整は行なわれず、ワード同期が
とれていることがわかる。
プフロップ１３２を駆動するクロックパルス１３５（第
７図ｇ）のワード同期について説明する。このクロック
パルスは、原クロツクパルス１３０’ｉ）リカ形フリッ
プフロップ１３２によって分周することにより得られる
が、外周の位相は、空信号検出パルス（第７図ｆ）の立
下りにより、トリカーフリップフロップ１３１をリセッ
トすることにより短められる。第７図においては、分周
されたクロック（第７図ｇ）は、空信号検出パルス（記
７図ｊ）の立下り時点で“ｏｆｆ”になっているので正
常な位相であり、位相調整は行なわれず、ワード同期が
とれていることがわかる。
以上述べた如く本発明によれば、非同期の信号′を同期
化する過程において、直流平衡のとれへ符号を発生する
ことが出来るため、これをそのまま伝送路に送出出来る
。すなわち、同期化と線路符号化を同時に実現できるた
め、非同期信号の同期化伝送あるいは同期化多重伝送を
フレキシブルで効率よく行なうために実用上その効果が
大きい。
化する過程において、直流平衡のとれへ符号を発生する
ことが出来るため、これをそのまま伝送路に送出出来る
。すなわち、同期化と線路符号化を同時に実現できるた
め、非同期信号の同期化伝送あるいは同期化多重伝送を
フレキシブルで効率よく行なうために実用上その効果が
大きい。
第１図は本発明の原理説明図のための波形図、第２図は
本発明の一実施例の構成ブロック図、第３図はその送信
側の原理説明図のための波形南、第４〜６図はいずれも
本発明の実施例の送信側番ブロックの構成図、第７図は
本発明による実姉例の受信側の原理説明図のための波形
図、紀８図は本発明の実施例における受信側復号回路の
構成図である。 １．１０７・・・パルス補正回路、２１ １０５・・・
エラスティックメモリ、３・・・符号化回路、１０１・
・・再生中継器、１０４・・・復号回路、１０６・・・
周波数引込回路。 ■２ ｆ イＩ ｏ１ ） くｅ イ官 １ ｔ５３ （２） 、５ ■■−■−−１−−−丁一工− Ｃｓ 「−１ｌ １ １−■ヨー１−Ｅ′□ ｔ ｓｐ Ｘ＼ 区 第 ４ 図 ６ ■ ５ 図
本発明の一実施例の構成ブロック図、第３図はその送信
側の原理説明図のための波形南、第４〜６図はいずれも
本発明の実施例の送信側番ブロックの構成図、第７図は
本発明による実姉例の受信側の原理説明図のための波形
図、紀８図は本発明の実施例における受信側復号回路の
構成図である。 １．１０７・・・パルス補正回路、２１ １０５・・・
エラスティックメモリ、３・・・符号化回路、１０１・
・・再生中継器、１０４・・・復号回路、１０６・・・
周波数引込回路。 ■２ ｆ イＩ ｏ１ ） くｅ イ官 １ ｔ５３ （２） 、５ ■■−■−−１−−−丁一工− Ｃｓ 「−１ｌ １ １−■ヨー１−Ｅ′□ ｔ ｓｐ Ｘ＼ 区 第 ４ 図 ６ ■ ５ 図
Claims (1)
- 【特許請求の範囲】 １、ｌ”、°０°および空信号“Ｅ″を符号化すること
により、非同期を同期化して伝送するパルス伝送路符号
化方式において、°１゛。 ０”および“Ｅ″を符号化した各ブロックにおいて、い
ずれか一種類を除いて、ブロック内の最初と最後のパル
スの状態が異なり、ブロック内で直流平衡のとれないも
のはモード切替により直流平衡をとり、その際ブロック
とブロックの境界点には必ず変化点を生ずるようにモー
ドを選択することを特徴とするパルス伝送路符号化方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17322082A JPS5963846A (ja) | 1982-10-04 | 1982-10-04 | パルス伝送路符号化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17322082A JPS5963846A (ja) | 1982-10-04 | 1982-10-04 | パルス伝送路符号化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5963846A true JPS5963846A (ja) | 1984-04-11 |
| JPH054866B2 JPH054866B2 (ja) | 1993-01-21 |
Family
ID=15956354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17322082A Granted JPS5963846A (ja) | 1982-10-04 | 1982-10-04 | パルス伝送路符号化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963846A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345111A (en) * | 1976-10-06 | 1978-04-22 | Hitachi Ltd | Code transmission system |
-
1982
- 1982-10-04 JP JP17322082A patent/JPS5963846A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345111A (en) * | 1976-10-06 | 1978-04-22 | Hitachi Ltd | Code transmission system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH054866B2 (ja) | 1993-01-21 |
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