JPS5965329A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPS5965329A JPS5965329A JP57175105A JP17510582A JPS5965329A JP S5965329 A JPS5965329 A JP S5965329A JP 57175105 A JP57175105 A JP 57175105A JP 17510582 A JP17510582 A JP 17510582A JP S5965329 A JPS5965329 A JP S5965329A
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- JP
- Japan
- Prior art keywords
- circuit
- capacitor
- transistor
- reset
- series
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子回路の回路状態・を電源投入時に初期状
態に設定するリセット回路に関するものである。
態に設定するリセット回路に関するものである。
従来例の構成とその問題点
従来におけるこの種リセット回路の構成を第１図に、そ
の動作説明を行うための各部の電圧波形図を第２図に示
している。図で１はリセット信号発生回路、２は主とし
てディジタル回路から構成されたシステム制御回路であ
シ、電源スィッチＳＷが接続状態になった時、リセット
信号発生回路１のリセット信号ｖ５によシステム制御回
路２は初期状態にリセットされ、リセット信号ｖ３が一
定時間巾Ｔ１で発生し、時間巾Ｔ１後はシステム制御４
１回路２は一連の制御信号Ｖｃを発生する。
の動作説明を行うための各部の電圧波形図を第２図に示
している。図で１はリセット信号発生回路、２は主とし
てディジタル回路から構成されたシステム制御回路であ
シ、電源スィッチＳＷが接続状態になった時、リセット
信号発生回路１のリセット信号ｖ５によシステム制御回
路２は初期状態にリセットされ、リセット信号ｖ３が一
定時間巾Ｔ１で発生し、時間巾Ｔ１後はシステム制御４
１回路２は一連の制御信号Ｖｃを発生する。
次に、リセット信号が発生する動作を第１図。
第２図により説明する。まず、電源スィッチＳＷをＯＮ
することにより電源線に電≠電圧ｖ１が発生ずるが、そ
れによって抵抗Ｒ１とコンデンサＣ１からなる時定数回
路により、コンデンサＣ１の端子電圧は時定数τ−０１
・Ｒ１で上昇する。一方、電源と接地点間に直列に接続
された上記抵抗Ｒ１とコンデンサＣ１の接続点からは電
流制限抵抗Ｒ２を介してトランジスタＱ１のベースに駆
動信号が印加されており、コンデンサＣ１の端子電圧ｖ
２が上記トランジスタＱ１を導通状態とするしきい値電
圧ｖｔｈをこえた直後、トランジスタＱ１は導通状態と
なる。そして、時間巾Ｔ１後はトランジスタＱ１は常に
導通しており、本すゼノト回路は電源投入時のみ一定時
間「ＩＪＴｌのリセット信号を発生する。第１図でＲ６
はリセット信号発生回路１を構成する抵抗である。
することにより電源線に電≠電圧ｖ１が発生ずるが、そ
れによって抵抗Ｒ１とコンデンサＣ１からなる時定数回
路により、コンデンサＣ１の端子電圧は時定数τ−０１
・Ｒ１で上昇する。一方、電源と接地点間に直列に接続
された上記抵抗Ｒ１とコンデンサＣ１の接続点からは電
流制限抵抗Ｒ２を介してトランジスタＱ１のベースに駆
動信号が印加されており、コンデンサＣ１の端子電圧ｖ
２が上記トランジスタＱ１を導通状態とするしきい値電
圧ｖｔｈをこえた直後、トランジスタＱ１は導通状態と
なる。そして、時間巾Ｔ１後はトランジスタＱ１は常に
導通しており、本すゼノト回路は電源投入時のみ一定時
間「ＩＪＴｌのリセット信号を発生する。第１図でＲ６
はリセット信号発生回路１を構成する抵抗である。
このようなリセット回路においては、電源スィッチＳＷ
が連続して何回も０Ｎ−ＯＦＦされた場合、コンデンサ
Ｃ１の放電が十分行われていない状態が発生し、この時
のリセット信号中が極端に小さくなったり、また揚谷に
よっては全くリセット信号が発生しない場合もある欠点
を有していた。
が連続して何回も０Ｎ−ＯＦＦされた場合、コンデンサ
Ｃ１の放電が十分行われていない状態が発生し、この時
のリセット信号中が極端に小さくなったり、また揚谷に
よっては全くリセット信号が発生しない場合もある欠点
を有していた。
発明の目的
本発明は上記のような点に艦みなされたもので、特に電
源スィッチを連続して０Ｎ−ＯＦＦを繰り返した時も確
実なリセットを可能にするリセット回路を提供しようと
するものである。
源スィッチを連続して０Ｎ−ＯＦＦを繰り返した時も確
実なリセットを可能にするリセット回路を提供しようと
するものである。
発明の構成
この目的を達成するために本発明のリセット回路は、コ
ンデンサを有する時定数回路により電源ンデンサ電圧を
ベース駆動信号とする第１のトランジスタが導通し、電
源投入時から上記第１のトランジスタが導通するまでの
一定時間巾のリセット信号を上記第１のトランジスタよ
り取出し、かつ一連のシステム制御が終了した時点で上
記コンデンサの電荷を放電回路で放電するようにしだも
のである。この構成によれば、一連のシステム制御が終
了した時点でコンデンサの放電が確実に行われるため、
リセット信号が確実に発生することとなる。
ンデンサを有する時定数回路により電源ンデンサ電圧を
ベース駆動信号とする第１のトランジスタが導通し、電
源投入時から上記第１のトランジスタが導通するまでの
一定時間巾のリセット信号を上記第１のトランジスタよ
り取出し、かつ一連のシステム制御が終了した時点で上
記コンデンサの電荷を放電回路で放電するようにしだも
のである。この構成によれば、一連のシステム制御が終
了した時点でコンデンサの放電が確実に行われるため、
リセット信号が確実に発生することとなる。
実施例の説明
以下、本発明に係るリセット回路をその一実施例を示す
第３図およびその動作を説明する第４図により、上記と
同一箇所には同一番号、符号を付して説明する。
第３図およびその動作を説明する第４図により、上記と
同一箇所には同一番号、符号を付して説明する。
本発明ではコンデンサＣ１の電荷を放電する放電回路３
を有しており、この放電回路３はトランジスタＱ２と抵
抗Ｒ４とからなり、トランジスタＱ２のコレクタは抵抗
Ｒ１とコンデンサＣ１の接続点に接続されている。そし
て、一定時間中Ｔ１で発生するリセット信号の発生動作
は第１図に示したりセント回路動作と同一である。一方
、リセット信号発生後システム制御回路２からは一連の
システム制御信号Ｖｃが発生し、このシステム制御信号
Ｖｃの最終端でシステムリセット信号ＳＲが発生する。
を有しており、この放電回路３はトランジスタＱ２と抵
抗Ｒ４とからなり、トランジスタＱ２のコレクタは抵抗
Ｒ１とコンデンサＣ１の接続点に接続されている。そし
て、一定時間中Ｔ１で発生するリセット信号の発生動作
は第１図に示したりセント回路動作と同一である。一方
、リセット信号発生後システム制御回路２からは一連の
システム制御信号Ｖｃが発生し、このシステム制御信号
Ｖｃの最終端でシステムリセット信号ＳＲが発生する。
このシステムリセット信号ＳＲの発生後は、次のスイッ
チＯＮがない限り次の動作には移らない。したがって、
このシステムリセット信号ＳＲでコンデンサＣ１の電荷
を放電してしゝまえば、次のスタートスイッチが連続し
て繰シ返されても再スタートのためのりセント信号は正
常に発生することとなる。
チＯＮがない限り次の動作には移らない。したがって、
このシステムリセット信号ＳＲでコンデンサＣ１の電荷
を放電してしゝまえば、次のスタートスイッチが連続し
て繰シ返されても再スタートのためのりセント信号は正
常に発生することとなる。
第３図の実施例ではこのシステムリセット信号ＳＲをト
ランジスタＱ２のベース駆動信号としており、システム
リセット信号ＳＲによりトランジスタＱ２は導通状態と
なシ、コンデンサＣ１の電荷は放電される。
ランジスタＱ２のベース駆動信号としており、システム
リセット信号ＳＲによりトランジスタＱ２は導通状態と
なシ、コンデンサＣ１の電荷は放電される。
発明の効果
本発明のリセット回路によれば、電源スィッチの０Ｎ−
ＯＦＦのみで、スイッチＯＮの瞬間一定時間ｌ］のリセ
ット信号を発生し、かつ一連のシステム制御動作の最終
端で必らずコンデンサの放電が行われるため、次のスイ
ッチＯＮ時のリセット信号が確実に発生するものである
。
ＯＦＦのみで、スイッチＯＮの瞬間一定時間ｌ］のリセ
ット信号を発生し、かつ一連のシステム制御動作の最終
端で必らずコンデンサの放電が行われるため、次のスイ
ッチＯＮ時のリセット信号が確実に発生するものである
。
第１図は従来例におけるリセット回路を示す回略図、第
２図は第１図の回路を説明するための各部の電圧波形図
、第３図は本発明に係るリセット回路の一実施例を示す
回路図、第４図は第３図の回路を説明するだめの各部の
電圧波形図であろっ１・・・・・リセット信号発生回路
、２・・・・・・システム制御回路、３・・・・・・放
電回路、Ｒ＋・・・・・・抵抗、Ｃ１・・・・・・コン
デンサ、Ｒ２・・・・−・電流制限用抵抗、Ｑ＋・・・
・・・第１のトランジスタ、Ｑ２・・・・・・第２のト
ランジスタ、 Ｖ３・・・・・・リセット信号、ＳＲ・
・・・・・システムリセッ゛ト信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 −Ｈ万一 −ｎ１聞 ３図 第４図 一時ｒり
２図は第１図の回路を説明するための各部の電圧波形図
、第３図は本発明に係るリセット回路の一実施例を示す
回路図、第４図は第３図の回路を説明するだめの各部の
電圧波形図であろっ１・・・・・リセット信号発生回路
、２・・・・・・システム制御回路、３・・・・・・放
電回路、Ｒ＋・・・・・・抵抗、Ｃ１・・・・・・コン
デンサ、Ｒ２・・・・−・電流制限用抵抗、Ｑ＋・・・
・・・第１のトランジスタ、Ｑ２・・・・・・第２のト
ランジスタ、 Ｖ３・・・・・・リセット信号、ＳＲ・
・・・・・システムリセッ゛ト信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 −Ｈ万一 −ｎ１聞 ３図 第４図 一時ｒり
Claims (1)
- （１） コンデンサを有する時定数回路により電源投
入より一定時定数でもって上記コンデンサに充電し、こ
の充電電圧がそのしきい値電圧をこえた時上記コンデン
サ電圧をベース駆動信号とする第１のトランジスタが導
通し、電源投入時から上記第１のトランジスタが導通す
る壕での一定時間巾のリセット信号を上記第１のトラン
ジスタよシ取出し、かつ一連のシステム制御が終了した
時点で上記コンデンサの電荷を放電回路で放電するよう
にしたことを特徴とするりセント回路。 １２） ！Ｊ上セツト号発生回路は電源と接地点間に
直列に接続された抵抗とコンデンサが時定数回路を構成
し、上記抵抗とコンデンサの接続点から電流制限抵抗を
介して第１のトランジスタのベース・に−駆動信号を印
加するように構成され、放電回路は第２のトランジスタ
からなり、この第２のトランジスタのコレクタは上記抵
抗とコンデンサの接続点に接続され、かつ上記第２のト
ランジスタのベース電動にはシステム制御回路で発生す
るシステムリセット信号が印加されるように構成したこ
とを特徴とする特許請求の範囲第（１）項記載のリセッ
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175105A JPS5965329A (ja) | 1982-10-05 | 1982-10-05 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175105A JPS5965329A (ja) | 1982-10-05 | 1982-10-05 | リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965329A true JPS5965329A (ja) | 1984-04-13 |
| JPH0236002B2 JPH0236002B2 (ja) | 1990-08-15 |
Family
ID=15990342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175105A Granted JPS5965329A (ja) | 1982-10-05 | 1982-10-05 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965329A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4599842B2 (ja) * | 2004-01-16 | 2010-12-15 | 株式会社村田製作所 | スイッチング電源回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748143A (en) * | 1980-09-06 | 1982-03-19 | Yamaha Motor Co Ltd | Program runaway preventive device of computer |
| JPS5779535A (en) * | 1980-11-06 | 1982-05-18 | Canon Inc | Information processor |
| JPS5789121A (en) * | 1980-11-21 | 1982-06-03 | Seikosha Co Ltd | Resetting circuit |
-
1982
- 1982-10-05 JP JP57175105A patent/JPS5965329A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748143A (en) * | 1980-09-06 | 1982-03-19 | Yamaha Motor Co Ltd | Program runaway preventive device of computer |
| JPS5779535A (en) * | 1980-11-06 | 1982-05-18 | Canon Inc | Information processor |
| JPS5789121A (en) * | 1980-11-21 | 1982-06-03 | Seikosha Co Ltd | Resetting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236002B2 (ja) | 1990-08-15 |
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