JPS5965332A - リングバスインタフエイス回路 - Google Patents
リングバスインタフエイス回路Info
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- JPS5965332A JPS5965332A JP17433582A JP17433582A JPS5965332A JP S5965332 A JPS5965332 A JP S5965332A JP 17433582 A JP17433582 A JP 17433582A JP 17433582 A JP17433582 A JP 17433582A JP S5965332 A JPS5965332 A JP S5965332A
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- JP
- Japan
- Prior art keywords
- signal
- signals
- transfer
- ring
- ring bus
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理装置において、リング状に配置された
複数の演算ユニットを一方向性転送のリングバスで接続
してデータ転送を行う場合に複数のリング間のデータ転
送を制御する回路に関するものである。
複数の演算ユニットを一方向性転送のリングバスで接続
してデータ転送を行う場合に複数のリング間のデータ転
送を制御する回路に関するものである。
従来、複数の演算ユニットを結合して演算処理を行なう
場合、任意の演算二ニットから任意の演算ユニットにデ
ータを転送する方式としてリングバスを用いる方式があ
る。リングバス方式は転送モジュール間の距離に比例し
て遅延が大きくなるという欠点もあるが、＠接する演算
モジー−ル間だけの転送路を用意すれば済み、制御系も
局所化できるので実現が簡易な方式である。
場合、任意の演算二ニットから任意の演算ユニットにデ
ータを転送する方式としてリングバスを用いる方式があ
る。リングバス方式は転送モジュール間の距離に比例し
て遅延が大きくなるという欠点もあるが、＠接する演算
モジー−ル間だけの転送路を用意すれば済み、制御系も
局所化できるので実現が簡易な方式である。
しかしながら、単一のリングでは演算モジュール数がふ
えた場合、一般に転送の遅延時間が無視で亀なくなった
り、転送容量が足りなくなる０そこで、小さなリングに
分割し階層的なリング構成とすることが行なわれる。こ
の場合、分割したリングバス間のデータ転送を行うには
、各リングバスにおいて自すングバス必らの転送データ
と化リングバスからの転送データとを選択出力する制こ
れ−までは個々のシステム形態に合わせて設計されてお
り、汎用性のあるものではなかった。
えた場合、一般に転送の遅延時間が無視で亀なくなった
り、転送容量が足りなくなる０そこで、小さなリングに
分割し階層的なリング構成とすることが行なわれる。こ
の場合、分割したリングバス間のデータ転送を行うには
、各リングバスにおいて自すングバス必らの転送データ
と化リングバスからの転送データとを選択出力する制こ
れ−までは個々のシステム形態に合わせて設計されてお
り、汎用性のあるものではなかった。
本発明の目的は、前述した様な複数のリングバス間デー
タ転送を制御するのに好適で、システム形悪に対して汎
用性のあるリングバスインタフェイス回路を提供するこ
とにある。本発明によれば簡単な構成であり制御パラメ
ータ信号の設定により汎用性のある複数リングバス接続
を行壜うことができる。
タ転送を制御するのに好適で、システム形悪に対して汎
用性のあるリングバスインタフェイス回路を提供するこ
とにある。本発明によれば簡単な構成であり制御パラメ
ータ信号の設定により汎用性のある複数リングバス接続
を行壜うことができる。
本発明によれば、転送り、クエスト信号、転送先指定信
号、データ値信号とを含みなる組信号の入力端子を複数
組と制ｍ信号入力端子並びに１つの転送アクノリッジ信
号入力端子を持ち、前記複数組の組信号入力の各組に対
応する転送アクノリッジ信号出力端子と、前記組信号を
一組出力できる組・信号出力端子とを持ち、前記複数組
の組４８号・中の転送リクエスト信号に優先順位をつけ
て１組を選択し、前記選択されたａ！信号中の転送先！
Ｆｉ足伯号とする論理判定回路部と、もＩＩ記通択制御
信号によって前記複数組の入力組信号のうち力・ら１組
を辿択して前記組信号出力端１−に出力すると共に前記
転送アクノリッジ＠号入力端子から入力したアクノリッ
ジ信号を前記選択組信号に対応する転送アクノリッジ・
信号を前記選択組信号に対応する転送アクノリッジ信号
出力端子に出力するゲート回路とを儲えたリングバス・
【ンタフェイス回路ｆｒ ｆ’Ｊ ７）こで説明する。
号、データ値信号とを含みなる組信号の入力端子を複数
組と制ｍ信号入力端子並びに１つの転送アクノリッジ信
号入力端子を持ち、前記複数組の組信号入力の各組に対
応する転送アクノリッジ信号出力端子と、前記組信号を
一組出力できる組・信号出力端子とを持ち、前記複数組
の組４８号・中の転送リクエスト信号に優先順位をつけ
て１組を選択し、前記選択されたａ！信号中の転送先！
Ｆｉ足伯号とする論理判定回路部と、もＩＩ記通択制御
信号によって前記複数組の入力組信号のうち力・ら１組
を辿択して前記組信号出力端１−に出力すると共に前記
転送アクノリッジ＠号入力端子から入力したアクノリッ
ジ信号を前記選択組信号に対応する転送アクノリッジ・
信号を前記選択組信号に対応する転送アクノリッジ信号
出力端子に出力するゲート回路とを儲えたリングバス・
【ンタフェイス回路ｆｒ ｆ’Ｊ ７）こで説明する。
信号１１は転送リクエスト信号、転送先指定信号、デー
タ値信号の組信号であし、信号１２． １３も同様な組
信号であり、この例では３組の組信号がゲート回路１０
０１に入力されている。
タ値信号の組信号であし、信号１２． １３も同様な組
信号であり、この例では３組の組信号がゲート回路１０
０１に入力されている。
信号１１．１２．１３のうち転送リクエスト信号と転送
の優先順位によって選択された組信号の転送先指定信号
と！−号２３０制御信号との組み合せ論理必ら論理判定
回路部１０００は選択信号２２を出力する。
の優先順位によって選択された組信号の転送先指定信号
と！−号２３０制御信号との組み合せ論理必ら論理判定
回路部１０００は選択信号２２を出力する。
ゲート回路１００１は選択信号２２により組信号１１゜
１２．１３のうちの１つを組信号１７に出力する。
１２．１３のうちの１つを組信号１７に出力する。
また、信号１８力１ら入力した転送アクノリッジ信号を
前記選択組信号に対応する転送アクノリッジ信号として
信号１４．もしくは１５．もしくは１６のどれか１つに
出力する。
前記選択組信号に対応する転送アクノリッジ信号として
信号１４．もしくは１５．もしくは１６のどれか１つに
出力する。
以下に第１図の実施例の詳細な動作を第２図のブロック
構成図と第３図、第４図のタイミングチャートで説明す
る。
構成図と第３図、第４図のタイミングチャートで説明す
る。
第３図は本発明で用いられる演算ユニットの入スト信号
であシ、負論理を＃Ｉいている。データは端子数の制限
からＮ回（Ｎ２１）に分けて転送されるが、転送先指定
信号は１回目の転送データ中に含まれているものとする
。以下、第２図、第３図でかりて、受信側は転送アクノ
リッジ信号２を負論理で送信側に送り返す。次に送信側
は転送アクノげてオフにする。以下同様に２回目の転送
が行なわれ、ｌデータの転送が終了する。
であシ、負論理を＃Ｉいている。データは端子数の制限
からＮ回（Ｎ２１）に分けて転送されるが、転送先指定
信号は１回目の転送データ中に含まれているものとする
。以下、第２図、第３図でかりて、受信側は転送アクノ
リッジ信号２を負論理で送信側に送り返す。次に送信側
は転送アクノげてオフにする。以下同様に２回目の転送
が行なわれ、ｌデータの転送が終了する。
第２図ニオイテ、信号１０１．１０２．１０３ ＆！大
入力れる３組の組信号の各転送動クエスト信号であり以
下、順にＲＡ＋、Ｒ，Ｂ＋、几Ｃ−と呼ぶ。
入力れる３組の組信号の各転送動クエスト信号であり以
下、順にＲＡ＋、Ｒ，Ｂ＋、几Ｃ−と呼ぶ。
信号１２９．１３０．１３１は各組信号の転送先指定信
号であり、例えば４本の信号線で構成されてφれば、４
ビット即ち１６の行先が指定できることを意味し、以下
これらを順）ＣＤＡ、 ＤＢ、 ＤＣと呼ぶ。
号であり、例えば４本の信号線で構成されてφれば、４
ビット即ち１６の行先が指定できることを意味し、以下
これらを順）ＣＤＡ、 ＤＢ、 ＤＣと呼ぶ。
信号１３２．１３３は制御信号入力であり、転送先に、
ＩＮＨ−が「１」であれば、ＯＣがアクティブすなわち
「＼」になることを意味している。
ＩＮＨ−が「１」であれば、ＯＣがアクティブすなわち
「＼」になることを意味している。
ＰＬＡ５０１の出力信号ＱＣ，ＯＢ、ＯＡは、それぞれ
信号１１１．１１２．１１３として出力され、ラッチ５
０２にクロック信号１３４の立上りでサンプルされて保
護される。このときラッチ５０２の出力信号１１４，１
１５１１．６のうち、１本だけがオンすなわち「＼」と
なっており、論理積ゲート５０４．５０５．５０６の出
力の１本だけが、出力組信号１２４へのＢＵＳ ＢＵＦ
ＦＥＩＬｌ。
信号１１１．１１２．１１３として出力され、ラッチ５
０２にクロック信号１３４の立上りでサンプルされて保
護される。このときラッチ５０２の出力信号１１４，１
１５１１．６のうち、１本だけがオンすなわち「＼」と
なっており、論理積ゲート５０４．５０５．５０６の出
力の１本だけが、出力組信号１２４へのＢＵＳ ＢＵＦ
ＦＥＩＬｌ。
５１３、５１４．５１５と転送アクノリッジ信号１２３
のＢＵＳ ＢＵＦＦｉ ５１０．５１１．５１２の１組
をオンすることになる。
のＢＵＳ ＢＵＦＦｉ ５１０．５１１．５１２の１組
をオンすることになる。
第４図は、このときのタイミングチャートを示す。図に
おいて、信号３はＰＬＡから出力された選択信号１１１
．１１２．１１３のうち、オンしたものを示している。
おいて、信号３はＰＬＡから出力された選択信号１１１
．１１２．１１３のうち、オンしたものを示している。
信号４はラッチ５０２のサンプリング信号である。信号
５はラッチ５０２によってサンプルされた選択信号を示
す。信号６は第２図の信号１２３の転送アクノリッジ信
号を示す。信号７はＢＵＳＢＯ−ＦＦＥＩＩ、 ５１０
．５１１．５１２．５１３．５１４．５１５の制御信号
を示してお抄、２回のデータ転送の間で継続してオン状
態、即ち「＼」に保たれている。信号８は信号６の立下
がりで反転する信号で、第２図のＦＬＩＰ−ＦＬＯＰ
５０８の出力１２７を示すと共にラッチ５０３の出力信
号１１７．１１８．１１９のうちの選択されてオン「東
」状態となる信号線を示す。信号７は信号５゜信号６．
信号８の論理積で得ることができ、第２図の論理積ゲー
） ５０４．５０５．５０６が対応している。
５はラッチ５０２によってサンプルされた選択信号を示
す。信号６は第２図の信号１２３の転送アクノリッジ信
号を示す。信号７はＢＵＳＢＯ−ＦＦＥＩＩ、 ５１０
．５１１．５１２．５１３．５１４．５１５の制御信号
を示してお抄、２回のデータ転送の間で継続してオン状
態、即ち「＼」に保たれている。信号８は信号６の立下
がりで反転する信号で、第２図のＦＬＩＰ−ＦＬＯＰ
５０８の出力１２７を示すと共にラッチ５０３の出力信
号１１７．１１８．１１９のうちの選択されてオン「東
」状態となる信号線を示す。信号７は信号５゜信号６．
信号８の論理積で得ることができ、第２図の論理積ゲー
） ５０４．５０５．５０６が対応している。
論理積ゲート５０９は１回目の転送と２回目の転送の途
中であることを示す信号１２７がオフ「１」でかつ、転
送アクノリッジがオフ「１」のときに、ＩＮＨ−信号を
オフ「１」にしてＰＬＡ５０１の動作を可能にする。
中であることを示す信号１２７がオフ「１」でかつ、転
送アクノリッジがオフ「１」のときに、ＩＮＨ−信号を
オフ「１」にしてＰＬＡ５０１の動作を可能にする。
インバータ５０７は転送アクノリッジ信号１２３の立下
がりエツジを反転フリップフロップ５０８とラッチ５０
３の立上がりエツジトリガ信号１２６とするためのもの
である。
がりエツジを反転フリップフロップ５０８とラッチ５０
３の立上がりエツジトリガ信号１２６とするためのもの
である。
次に本発明の効果を第２図の実施例を用いたシステムと
して１５１ｆｆｌのブ四ツク図で説明する。
して１５１ｆｆｌのブ四ツク図で説明する。
ホストＣＰ Ｕ ６０１ ハコセンバス２０１トバス２
０２で接続されており、入出力コントローラ（ＩＯＣ）
６０３ハ、バス２０３によりコモンバス２０１ヲ接ＩＵ
されている。本発明のリングバスインタフよイス回路は
）尤１（６０４）、 １ｔ２（６０５）、 ｆ切（６０
６）に使用されており、演算ユニットとしてＰＵＩ（６
０８）、 ＰＯ２（６０９）ＰＯ２（６１０）、 ＰＯ
４（６１１）、及びＤＡＴＡ ＭＥＭＯＲＹＬニット６
０７がある。６０４．６０８．６０９．６１０．６１１
はリングバス２１０．２１１．２１２．２１３．２０５
によってリング状−に縦続接続されている。一方、６０
５，６０７もリングバス２０６．２０７により前記リン
グと交差しており、６０６、６０３もリングバス２０８
．２０４により同様に前記リングと交差した多重リング
構成となっている。
０２で接続されており、入出力コントローラ（ＩＯＣ）
６０３ハ、バス２０３によりコモンバス２０１ヲ接ＩＵ
されている。本発明のリングバスインタフよイス回路は
）尤１（６０４）、 １ｔ２（６０５）、 ｆ切（６０
６）に使用されており、演算ユニットとしてＰＵＩ（６
０８）、 ＰＯ２（６０９）ＰＯ２（６１０）、 ＰＯ
４（６１１）、及びＤＡＴＡ ＭＥＭＯＲＹＬニット６
０７がある。６０４．６０８．６０９．６１０．６１１
はリングバス２１０．２１１．２１２．２１３．２０５
によってリング状−に縦続接続されている。一方、６０
５，６０７もリングバス２０６．２０７により前記リン
グと交差しており、６０６、６０３もリングバス２０８
．２０４により同様に前記リングと交差した多重リング
構成となっている。
ここで各演算ユニットの行先指定番号が、それぞれＩ
ＯＣ６０３に対して「＼Ｊ 、 ｌ’Ｕｌ（６０８）、
ＰＯ２（６０９）ＰＯ２（６１＼’）、 ＰＯ４（６
１１）に対してｒ Ｉ Ｊ、 ｒ ２ Ｊ、ｒ３Ｊｒ
４ Ｊ 、 ＤＡＴＡ ｋｉＥｆｖｌＯＲＹ ユ＝
ｙトロ０７に対して「１５」とし、まだリングインター
フェース回路（■も１〜Ｒ３） ６０４．６０５．６０
６に対する各入力信号の優先順位をリングバスインタフ
ェース回路Ｒ１（６０４）ではリングバス２０７．２０
５．２０４の順に優先度が低くなるものとし、同様にリ
ングバスインタフェース回路几２ （６０５）でもリン
グバス２０５．２０４．２０９．リングバスインタフェ
イス回１各ｈ３ （６０６）では、リングバス２０７．
２０５ （この場合最も優先度の低いものは使用してい
）デい）の順であるとする。このとき前記（１）（２）
（３）式における制御パラメータは、リングバスインタ
フェイス回路１（１（６０４）に関シては、Ｐ−Ｅ、Ｑ
−ｏｓ Ｘ−０，Ｙ−０，＋ｌリングバスインタフニー
ス回路りも２ （６０５） ＩＣＢＳ Ｌ テｖｌ、
Ｐ −Ｅ 。
ＯＣ６０３に対して「＼Ｊ 、 ｌ’Ｕｌ（６０８）、
ＰＯ２（６０９）ＰＯ２（６１＼’）、 ＰＯ４（６
１１）に対してｒ Ｉ Ｊ、 ｒ ２ Ｊ、ｒ３Ｊｒ
４ Ｊ 、 ＤＡＴＡ ｋｉＥｆｖｌＯＲＹ ユ＝
ｙトロ０７に対して「１５」とし、まだリングインター
フェース回路（■も１〜Ｒ３） ６０４．６０５．６０
６に対する各入力信号の優先順位をリングバスインタフ
ェース回路Ｒ１（６０４）ではリングバス２０７．２０
５．２０４の順に優先度が低くなるものとし、同様にリ
ングバスインタフェース回路几２ （６０５）でもリン
グバス２０５．２０４．２０９．リングバスインタフェ
イス回１各ｈ３ （６０６）では、リングバス２０７．
２０５ （この場合最も優先度の低いものは使用してい
）デい）の順であるとする。このとき前記（１）（２）
（３）式における制御パラメータは、リングバスインタ
フェイス回路１（１（６０４）に関シては、Ｐ−Ｅ、Ｑ
−ｏｓ Ｘ−０，Ｙ−０，＋ｌリングバスインタフニー
ス回路りも２ （６０５） ＩＣＢＳ Ｌ テｖｌ、
Ｐ −Ｅ 。
Ｑ−０，Ｘ−１，Ｙ−１，リングバス・ｆンタフエース
回路Ｂ、３ （６０Ｇ）に関しては、Ｐ−０，Ｘ−ＩＹ
−１とすればよい。声ｊえはト宙ｊ己イ直をリングバス
インタフェース回路几１（ｔ＋０４）について、（１）
（２）（３）式に代入すると、 ＯＣ−以舛・〔」珈Ｅ〕・〔■ス鬼〕・ＩＩ賢■←
（４）０’Ａ−（１（ｃ−） ・ＰＢ−・（
Ｌ）Ｃ４ｊ’Ｓ） （Ｄイ減〕・ＩＮＨ−（５）となっ
て、行先指定がＤＡｒＡ ６１Ｅｉ’ＪＯ凡Ｙ６０７を
示す「Ｅ」やＩ ＯＣ６０３を示す「＼」で々いときに
Ｑみリングバス２１’Ｑ、ヘデータが出力されることが
わかる。
回路Ｂ、３ （６０Ｇ）に関しては、Ｐ−０，Ｘ−ＩＹ
−１とすればよい。声ｊえはト宙ｊ己イ直をリングバス
インタフェース回路几１（ｔ＋０４）について、（１）
（２）（３）式に代入すると、 ＯＣ−以舛・〔」珈Ｅ〕・〔■ス鬼〕・ＩＩ賢■←
（４）０’Ａ−（１（ｃ−） ・ＰＢ−・（
Ｌ）Ｃ４ｊ’Ｓ） （Ｄイ減〕・ＩＮＨ−（５）となっ
て、行先指定がＤＡｒＡ ６１Ｅｉ’ＪＯ凡Ｙ６０７を
示す「Ｅ」やＩ ＯＣ６０３を示す「＼」で々いときに
Ｑみリングバス２１’Ｑ、ヘデータが出力されることが
わかる。
同様にリングバスインタフェースＲ２（６０５）テハ行
先指定がＤＡＴＡＮ島１０Ｒ，Ｙ ６０７を示すｒＢ、
Ｊであるときにたけリングバス２０６ヘデータが出力さ
れリングバスインタフェースＲ３（６０６）では、行先
指定がＩ ＯＣ６０３を示す「＼」のときにだ目、リン
グバス２０８へ出力される。乙のように本発明によれば
、同一の回路のま°まで、転送制御方式が、第５図のリ
ングバスインタフェース回路Ｒ１，几２゜Ｒ３（６０４
，６０５，６０６）のように異っていても、わず力）な
部制御パラメータ信号入力の変更で使用することができ
る。
先指定がＤＡＴＡＮ島１０Ｒ，Ｙ ６０７を示すｒＢ、
Ｊであるときにたけリングバス２０６ヘデータが出力さ
れリングバスインタフェースＲ３（６０６）では、行先
指定がＩ ＯＣ６０３を示す「＼」のときにだ目、リン
グバス２０８へ出力される。乙のように本発明によれば
、同一の回路のま°まで、転送制御方式が、第５図のリ
ングバスインタフェース回路Ｒ１，几２゜Ｒ３（６０４
，６０５，６０６）のように異っていても、わず力）な
部制御パラメータ信号入力の変更で使用することができ
る。
さらに入力組数をふやすことに関しても、例えば第６図
はリングバスインタフェース７０１の出力・信号３０６
ヲリングバスインタフエース７０２０入カドすることに
より、入力数を３０１．３０２．３０３．３０４゜３０
５の５組にふやし、その出力３０７を得る構成を示して
いる。この場合、制御パラメータ信号はリングバスイン
タフェース回路７０１，７０２とも同り、にしておけば
よい。
はリングバスインタフェース７０１の出力・信号３０６
ヲリングバスインタフエース７０２０入カドすることに
より、入力数を３０１．３０２．３０３．３０４゜３０
５の５組にふやし、その出力３０７を得る構成を示して
いる。この場合、制御パラメータ信号はリングバスイン
タフェース回路７０１，７０２とも同り、にしておけば
よい。
−ｔ’、第７ａはｌンダバスインターフェース７０３ト
演算ユニット７０５．リングバスインタフエ幀７０４と
演算ユニット７０６から永るリング間をリングバス３０
０．３］２．３１３により階層的にリング接続した構成
である。
演算ユニット７０５．リングバスインタフエ幀７０４と
演算ユニット７０６から永るリング間をリングバス３０
０．３］２．３１３により階層的にリング接続した構成
である。
なお、信号細３１０．３１４は演算ユニット７０５．７
０６への入力信号である。このように本発明によれば大
規模な階層的ガリングバスシステムも比較凶簡単に構成
できる。
０６への入力信号である。このように本発明によれば大
規模な階層的ガリングバスシステムも比較凶簡単に構成
できる。
第１図は本発明の基本構成を示すブロック図で第２図は
本発明の異本的実施例を示すブロック図第３図は第２１
環の実施例において使用する演算ユニットの入出力制御
信号のタイミングチャート、第４図は第２図の実施例に
おける内部制御Ｂ信号のタイミングチャート、第５図、
第６図、第７図は本発明を用いたシステム構成の例をボ
すブロック図である。 図にむいて、５０４．５０５．５０６．５０９は〆ｉ理
柁ゲー）、５０８は立上りエツジタロツクによる反転フ
リッブフロップ、５０７はインバータ５１０．５１１．
５１２゜５１３．５１４．５１５は３−８’Ｉ’ＡＴＥ
Ｃ０ＮＴＲ０ＬのＢＵＳＢＵＦＦｔ爪であり、イネー
ブル信号は負論理である◎６０４、６０５．６０７．７
０１．７０２．７０３．７０４はリングバスインタフェ
ース回路であり、６０８．６０９． （５１０，６１１
７０５、７０６１１よ演′ばユニットである。６０３は
入出力制御回路、６０１はホス）ＣＰＣである。 １１〜２３．１０１Ｎ１３４．２１１−屹１３．３０１
Ｎ３１４は信号線を示し、１〜８は信号線上の値の時間
変化を示す〇代理人弁理士 内ＪＪば 晋 第１ 図 第２図 十 ＝ ０Ｂ ／２４ 第３図 頽４回 第５図 第４図 葉７面
本発明の異本的実施例を示すブロック図第３図は第２１
環の実施例において使用する演算ユニットの入出力制御
信号のタイミングチャート、第４図は第２図の実施例に
おける内部制御Ｂ信号のタイミングチャート、第５図、
第６図、第７図は本発明を用いたシステム構成の例をボ
すブロック図である。 図にむいて、５０４．５０５．５０６．５０９は〆ｉ理
柁ゲー）、５０８は立上りエツジタロツクによる反転フ
リッブフロップ、５０７はインバータ５１０．５１１．
５１２゜５１３．５１４．５１５は３−８’Ｉ’ＡＴＥ
Ｃ０ＮＴＲ０ＬのＢＵＳＢＵＦＦｔ爪であり、イネー
ブル信号は負論理である◎６０４、６０５．６０７．７
０１．７０２．７０３．７０４はリングバスインタフェ
ース回路であり、６０８．６０９． （５１０，６１１
７０５、７０６１１よ演′ばユニットである。６０３は
入出力制御回路、６０１はホス）ＣＰＣである。 １１〜２３．１０１Ｎ１３４．２１１−屹１３．３０１
Ｎ３１４は信号線を示し、１〜８は信号線上の値の時間
変化を示す〇代理人弁理士 内ＪＪば 晋 第１ 図 第２図 十 ＝ ０Ｂ ／２４ 第３図 頽４回 第５図 第４図 葉７面
Claims (1)
- 【特許請求の範囲】 転送リクエスト信号、転送先指定信号、データ値信号と
を含みなる組信号の入力端子を複数組と制御信号入力端
子並びに１つの転送アクノリジ信ン 号入力端子を持ち、前記複数組の組信号入力の各組に対
応する転送アクノリッジ信号出力端子と、前記組信号を
１組出力できる組信号端子とを持ち、前記複数組の組信
号中の転送リクエスト信号に優先順位をつけて１組を選
択し、前記選択された組信号中の転送先指定信号と前記
制御信号とから転送するか否かを判定し、選択制御信号
を出力する論理判定回路部と、前記選択制御信号によっ
て前記複数組の入力組信号のうちから１組を選択して前
記組信号出力端子に出力すると共に前記転送アクノリッ
ジ信号入力１子から入力したアクノリッジ信号を前記選
択組信号に対応する転送アクノリッジ信号出力端子に出
力するゲート回路とを備えることを特徴とするリングバ
スインタ７工イス回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17433582A JPS5965332A (ja) | 1982-10-04 | 1982-10-04 | リングバスインタフエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17433582A JPS5965332A (ja) | 1982-10-04 | 1982-10-04 | リングバスインタフエイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965332A true JPS5965332A (ja) | 1984-04-13 |
| JPS6127789B2 JPS6127789B2 (ja) | 1986-06-27 |
Family
ID=15976836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17433582A Granted JPS5965332A (ja) | 1982-10-04 | 1982-10-04 | リングバスインタフエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965332A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068035A (ja) * | 1973-10-12 | 1975-06-07 |
-
1982
- 1982-10-04 JP JP17433582A patent/JPS5965332A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068035A (ja) * | 1973-10-12 | 1975-06-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6127789B2 (ja) | 1986-06-27 |
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