JPS6214521A - 論理回路 - Google Patents
論理回路Info
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- JPS6214521A JPS6214521A JP60153797A JP15379785A JPS6214521A JP S6214521 A JPS6214521 A JP S6214521A JP 60153797 A JP60153797 A JP 60153797A JP 15379785 A JP15379785 A JP 15379785A JP S6214521 A JPS6214521 A JP S6214521A
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000872 buffer Substances 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241001197925 Theila Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特にバス論理回路を含む半導
体集積論理回路の改良に関する。
体集積論理回路の改良に関する。
従来のバス論理回路においては、その−例の主要部を示
すブロック図が第２図に示されているように、端子５７
、ぢよび５９よりそれぞれ論理信号が入力され、３ステ
ート・バッファ１４，１５および１６を介して共通バス
１０２＃こ入力される。
すブロック図が第２図に示されているように、端子５７
、ぢよび５９よりそれぞれ論理信号が入力され、３ステ
ート・バッファ１４，１５および１６を介して共通バス
１０２＃こ入力される。
この従来例は、共通バス１０２に導入される論理信号が
三つの場合で、それぞれ端子６０．６１＃よび６２より
入力される制御信号により劃−されて、前記三つの論理
信号が時間的に適宜選択され共通バス１０２に入力され
る。例えば、端子６０゜６１および６２より制御信号と
して入力される論理レベルが、それぞれ”１”、”０”
および”０”のレベルの場合には、３ステート・バッフ
ァ１４゜１５および１６を介して、端子５７より入力さ
れる論理信号のみが選択されて共通バス１０２に入力さ
れる。端子６１から入力される制御信号の論理レベルが
′″ｌ”のレベルの場合には、端子５８から入力される
論理信号が選択されて共通バスに入力され、端子６２か
ら入力される制御信号の論理レベルが１”のレベルの場
合には、端子５９から入力される論理信号が共通バスに
入力される。
三つの場合で、それぞれ端子６０．６１＃よび６２より
入力される制御信号により劃−されて、前記三つの論理
信号が時間的に適宜選択され共通バス１０２に入力され
る。例えば、端子６０゜６１および６２より制御信号と
して入力される論理レベルが、それぞれ”１”、”０”
および”０”のレベルの場合には、３ステート・バッフ
ァ１４゜１５および１６を介して、端子５７より入力さ
れる論理信号のみが選択されて共通バス１０２に入力さ
れる。端子６１から入力される制御信号の論理レベルが
′″ｌ”のレベルの場合には、端子５８から入力される
論理信号が選択されて共通バスに入力され、端子６２か
ら入力される制御信号の論理レベルが１”のレベルの場
合には、端子５９から入力される論理信号が共通バスに
入力される。
上記の従来のバス論理回路に２いては、共通バスに導入
される複数の論理信号の選択制御にかかわりを持つ制御
信号が、上述のように、各論理信号に対してそれぞれ個
別に対応している。このため、第２図に示される従来列
の場合に２いては、例えば、端子６０および６１に入力
される制御信号の論理レベルが、ともに′１”のレベル
の状態においては、端子５７および５８から入力される
論理信号は、３ステート・バッファ１４ｇよび１５を介
して双方とも共通バス１０２番こ入力される。また、例
えば、端子６０，６１ｊ５よび６２より入力される制御
信号の論理レベルが、ともにＯ′″のレベルの状態にお
いては、端子５７゜５８および５９から入力される論理
信号は、ともに３ステート・バッファ１４，１５および
１６により共通バス１０２に対する導入が遮断され、共
通バス１０２に対する論理信号が皆無の状態になる。
される複数の論理信号の選択制御にかかわりを持つ制御
信号が、上述のように、各論理信号に対してそれぞれ個
別に対応している。このため、第２図に示される従来列
の場合に２いては、例えば、端子６０および６１に入力
される制御信号の論理レベルが、ともに′１”のレベル
の状態においては、端子５７および５８から入力される
論理信号は、３ステート・バッファ１４ｇよび１５を介
して双方とも共通バス１０２番こ入力される。また、例
えば、端子６０，６１ｊ５よび６２より入力される制御
信号の論理レベルが、ともにＯ′″のレベルの状態にお
いては、端子５７゜５８および５９から入力される論理
信号は、ともに３ステート・バッファ１４，１５および
１６により共通バス１０２に対する導入が遮断され、共
通バス１０２に対する論理信号が皆無の状態になる。
すなわち、従来のバス論理回路を含む半導体集積論理回
路においては、共通バスに導入される複数の論理信号に
対して、それぞれ個別に制御４８号が対応しているため
、上述のように、共通バスに同時に複数の論理信号が入
力されるといり問題点があり、まよ、場合によって共通
バスに入力される論理信号が皆無の状態になるという問
題点がある。特に、共通バスに論理信号のすべてが入力
されない状態に３いては、共通バスが高インピーダンス
となることがあるため、共通バスに対応する０ｘｉｄｅ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） ｌ−ランジスタに
より形成される場合には、バス論理回路としての使用条
件に対して不適合となり、論理回路としての機能に障害
を生じろということが問題となっている。
路においては、共通バスに導入される複数の論理信号に
対して、それぞれ個別に制御４８号が対応しているため
、上述のように、共通バスに同時に複数の論理信号が入
力されるといり問題点があり、まよ、場合によって共通
バスに入力される論理信号が皆無の状態になるという問
題点がある。特に、共通バスに論理信号のすべてが入力
されない状態に３いては、共通バスが高インピーダンス
となることがあるため、共通バスに対応する０ｘｉｄｅ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） ｌ−ランジスタに
より形成される場合には、バス論理回路としての使用条
件に対して不適合となり、論理回路としての機能に障害
を生じろということが問題となっている。
上記の問題点を解決するために、本発明の論理回路は、
バス論理回路を含む半導体集積論理回路に２いて、共通
バスに導入される複数の論理信号が、時間的に重複する
状態で前記共通バスに入力されることを未然に防止する
とともに、前記論理信号の共通バスに対する導入中断時
においては、所定の論理レベル信号が前記共通バスに入
力されるように作用する論理信号制御手段を備えている
。
バス論理回路を含む半導体集積論理回路に２いて、共通
バスに導入される複数の論理信号が、時間的に重複する
状態で前記共通バスに入力されることを未然に防止する
とともに、前記論理信号の共通バスに対する導入中断時
においては、所定の論理レベル信号が前記共通バスに入
力されるように作用する論理信号制御手段を備えている
。
以下、本発明について図面を参照して詳細に説明する。
第１図は、不発明の一実施例に２けるバス論理回路の主
要部を示すブロック図である。第１丙に示されるように
、本実施例のバス論理回路は、フル・アダー（Ｆｎｌｌ
Ａｄｄｅｒ） １、インバータ２および４、Ｎ Ｏ
Ｒ回路３、論理レベル発生回路５、ＡＮＤ回路６，７２
よび８、および３スラート−バッファ１２を含む論理信
号制御手段１３と、ステート−バッファ９．１０ｇよび
１１と、を備えている。本実施例は、前述の従来例の場
合と同様に、端子５１．５２ｇよび５３より三つの論ｆ
ｉｌＡ信号が入力される場合の一例である。
要部を示すブロック図である。第１丙に示されるように
、本実施例のバス論理回路は、フル・アダー（Ｆｎｌｌ
Ａｄｄｅｒ） １、インバータ２および４、Ｎ Ｏ
Ｒ回路３、論理レベル発生回路５、ＡＮＤ回路６，７２
よび８、および３スラート−バッファ１２を含む論理信
号制御手段１３と、ステート−バッファ９．１０ｇよび
１１と、を備えている。本実施例は、前述の従来例の場
合と同様に、端子５１．５２ｇよび５３より三つの論ｆ
ｉｌＡ信号が入力される場合の一例である。
第１図において、端子５４．５５および５６から入力さ
れる制御信号に対応する論理レベルＡ−Ｂ、［よびＣは
、フル・アダー１に入力され、フル・アダー１からは論
理レベル人、ＢＢよびＣに対して、Ｄ、Ｂ、Ｆ９よびＧ
の各論理レベルが出力される。前記Ａ、Ｂ２よびＣの各
論理レベルに対する、フル・アダー１の論理レベルＤ、
Ｅ、Ｆ’ｇよびＧへの変換作用は下記の第１表に示され
る。
れる制御信号に対応する論理レベルＡ−Ｂ、［よびＣは
、フル・アダー１に入力され、フル・アダー１からは論
理レベル人、ＢＢよびＣに対して、Ｄ、Ｂ、Ｆ９よびＧ
の各論理レベルが出力される。前記Ａ、Ｂ２よびＣの各
論理レベルに対する、フル・アダー１の論理レベルＤ、
Ｅ、Ｆ’ｇよびＧへの変換作用は下記の第１表に示され
る。
第１表
論理１／ベルＤ、Ｆ、９よびＧは、そのまま直接にＮＯ
Ｒ回路３に送られ、論理レベルＥは、インバ−夕２にお
いて反転され論理レベルＥとしてＮＯＲ回路３に入力さ
れる。従って、上記表より明らかなように、ＮＯＲ回路
３の論理レベル出力Ｈは、論理レベル人、ＢおよびＣの
入力に対して、上記表のＩ、■および■の場合にＳいて
のみ論理レベル″１′″となり、これ以外の■、Ｖ、
Ｖｌ、■および■のそれぞれの場合に２いては常に論理
レベル１０”となる。論理レベルＨは、ＡＮＤ回路６゜
７２よび８と、インバータ４とに送られるが、ＡＮＤ回
路６，７および８曇こは前述の端子５４゜５５および５
６から入力されると制御信号に対応する論理レベルＡ、
Ｂ＄よびＣもそれぞれ入力されており、上記第１表に２
ける！、Ｉｇよび■の各場合に対応して、入ＮＤ回路６
，７および８から出力される論理レベルＪ、におよびＬ
は、それぞれ（１“、′ ”、１０”）、（”０“、′
１”、ｏ”）および（”０”、１ ”、＠１”）の組合
せとなる。これらの論理レベルＪ、ＫｇよびＬは、それ
ぞれ３ステート・バッファ９，１０１３よび１１に送ら
れて２つ、上記のＩの場合には端子５１から入力される
論理信号が、３ステート・バッファ９を介して共通バス
１０１に入力され、同様に、■の場合および夏の場合に
は、それぞれ端子５２方よび５３から入力される論理信
号が、３ステート・バッファ１０ｇよび１１を介して、
それぞれに共通バスに入力される。なぶ、第１表におけ
る■、■、■、■および■の各場合においては、論理１
ノペルＩ（が常に＠０”のレベルとなるため、前記論理
信号は、共通バス１０１に対してすべて遮断される。
Ｒ回路３に送られ、論理レベルＥは、インバ−夕２にお
いて反転され論理レベルＥとしてＮＯＲ回路３に入力さ
れる。従って、上記表より明らかなように、ＮＯＲ回路
３の論理レベル出力Ｈは、論理レベル人、ＢおよびＣの
入力に対して、上記表のＩ、■および■の場合にＳいて
のみ論理レベル″１′″となり、これ以外の■、Ｖ、
Ｖｌ、■および■のそれぞれの場合に２いては常に論理
レベル１０”となる。論理レベルＨは、ＡＮＤ回路６゜
７２よび８と、インバータ４とに送られるが、ＡＮＤ回
路６，７および８曇こは前述の端子５４゜５５および５
６から入力されると制御信号に対応する論理レベルＡ、
Ｂ＄よびＣもそれぞれ入力されており、上記第１表に２
ける！、Ｉｇよび■の各場合に対応して、入ＮＤ回路６
，７および８から出力される論理レベルＪ、におよびＬ
は、それぞれ（１“、′ ”、１０”）、（”０“、′
１”、ｏ”）および（”０”、１ ”、＠１”）の組合
せとなる。これらの論理レベルＪ、ＫｇよびＬは、それ
ぞれ３ステート・バッファ９，１０１３よび１１に送ら
れて２つ、上記のＩの場合には端子５１から入力される
論理信号が、３ステート・バッファ９を介して共通バス
１０１に入力され、同様に、■の場合および夏の場合に
は、それぞれ端子５２方よび５３から入力される論理信
号が、３ステート・バッファ１０ｇよび１１を介して、
それぞれに共通バスに入力される。なぶ、第１表におけ
る■、■、■、■および■の各場合においては、論理１
ノペルＩ（が常に＠０”のレベルとなるため、前記論理
信号は、共通バス１０１に対してすべて遮断される。
他方、論理１／ベルＨはインバータ４により反転されて
、論理レベルＨとして３ステート−バッファ１２に送ら
れる。３ステート・バッファ１２には、論理レベル発生
回路５から送られてくる論理レベルＭが常時入力されて
Ｓつ、論理レベルＨが“１”のレベルとなる場合には、
論理レベルＭはそのまま共通バス１０１に入力され、論
理レベルＨ力（”Ｑ”のレベルの場合には、共通バス１
０１ ’ｉに対して遮断される。この論理
レベルＨが１１”のレベルの場合は、端子５１．５２お
よび５３から入力される論理信号が、上述のように共通
バス１０１に対し、すべて遮断されている状態に対応し
ている。従って、端子５１．５２ｇよび５３から入力さ
れる論理信号は、端子５４，５５：ＩＪよび５６から入
力される制御＠信号の論理レベルの選択により、その中
の一つの論理信号のみが確実に選択されて共通バス１０
１に入力されろ。また仮に誤操作等により、複数の論理
信号を選択するような制御信号の論理レベルが！＾定さ
れることがあっても、その場合には前述のように論理１
ノベルＨが常に”Ｏ”のレベルとなり、すべての論理信
号が共通バスに対して遮断される。しかも、この場合に
２いては、Ｈが′″１”のレベルとなるため、論理レベ
ル発生回路５から出力される論理レベルＭが３ステート
・バッファ１２を介して共通バス１０１に導入されるた
め、共通バス１０１が高インピーダンスの状態となるこ
とも回避される。このことは、端子５４．５５ｇよび５
６から入力される制御信号の論理レベルＡ、ＢｇよびＣ
に２いて、すべての論理信号を遮断するために、Ａ、Ｂ
２よびＣのすべてを１０”のレベルに設定する場合ζこ
おいても同様で、共通バス１０１に導入される論理信号
が皆無の場合に２いては、論理レベルＭの代替導入によ
り、共通バス１０１は常ｆこ高インピーダンスの状態に
なることから回避される。
、論理レベルＨとして３ステート−バッファ１２に送ら
れる。３ステート・バッファ１２には、論理レベル発生
回路５から送られてくる論理レベルＭが常時入力されて
Ｓつ、論理レベルＨが“１”のレベルとなる場合には、
論理レベルＭはそのまま共通バス１０１に入力され、論
理レベルＨ力（”Ｑ”のレベルの場合には、共通バス１
０１ ’ｉに対して遮断される。この論理
レベルＨが１１”のレベルの場合は、端子５１．５２お
よび５３から入力される論理信号が、上述のように共通
バス１０１に対し、すべて遮断されている状態に対応し
ている。従って、端子５１．５２ｇよび５３から入力さ
れる論理信号は、端子５４，５５：ＩＪよび５６から入
力される制御＠信号の論理レベルの選択により、その中
の一つの論理信号のみが確実に選択されて共通バス１０
１に入力されろ。また仮に誤操作等により、複数の論理
信号を選択するような制御信号の論理レベルが！＾定さ
れることがあっても、その場合には前述のように論理１
ノベルＨが常に”Ｏ”のレベルとなり、すべての論理信
号が共通バスに対して遮断される。しかも、この場合に
２いては、Ｈが′″１”のレベルとなるため、論理レベ
ル発生回路５から出力される論理レベルＭが３ステート
・バッファ１２を介して共通バス１０１に導入されるた
め、共通バス１０１が高インピーダンスの状態となるこ
とも回避される。このことは、端子５４．５５ｇよび５
６から入力される制御信号の論理レベルＡ、ＢｇよびＣ
に２いて、すべての論理信号を遮断するために、Ａ、Ｂ
２よびＣのすべてを１０”のレベルに設定する場合ζこ
おいても同様で、共通バス１０１に導入される論理信号
が皆無の場合に２いては、論理レベルＭの代替導入によ
り、共通バス１０１は常ｆこ高インピーダンスの状態に
なることから回避される。
なお上記の説明においては、共通バスの導入される論理
信号の数が三つの場合について説明したが、論理信号の
数については本実施例に２ける三つの場合に限定される
ものではない。このことは、本実施例に示される論理信
号制御手段の構成内容についても同様で、本実施例に限
定されるものではない。
信号の数が三つの場合について説明したが、論理信号の
数については本実施例に２ける三つの場合に限定される
ものではない。このことは、本実施例に示される論理信
号制御手段の構成内容についても同様で、本実施例に限
定されるものではない。
以上詳細に説明したよりに、本発明は、バス論理回路ｆ
；：含む半導体共演論理回路において、共通バスに導入
される複数の論理信号の選択制御に対応して、腹教の論
理信号が同時に共通バスに入力さ゛れることを防止し、
且つ論理信号の共通バスに対する導入中断時における共
通バスの高インピーダンス化を排除することができると
いう効果がある。
；：含む半導体共演論理回路において、共通バスに導入
される複数の論理信号の選択制御に対応して、腹教の論
理信号が同時に共通バスに入力さ゛れることを防止し、
且つ論理信号の共通バスに対する導入中断時における共
通バスの高インピーダンス化を排除することができると
いう効果がある。
第１内は、本発明の一実施例におけるバス論理回路の主
環部を示すブロック図、ｌ、ｇ２図１才、バス論理回路
の一従米例の主要部を示すブロック図である。 １’９に２いて、１・・・・・・フルーアダー、２，４
・・・・・・インバーダ、３・・・・・・ＮＯＲ回路、
５・・・・・・論４レベル発生回路、Ｇｍ７ｅ８・・・
・・・ＡＮＤ回路、９．１０゜１１．１２，１４，１５
．１６・・・・・・３ステート・バッファ、１３・・・
・・・論理信号制御手段。 代理人 弁理士 内 原 音 声 ｌ 酊
環部を示すブロック図、ｌ、ｇ２図１才、バス論理回路
の一従米例の主要部を示すブロック図である。 １’９に２いて、１・・・・・・フルーアダー、２，４
・・・・・・インバーダ、３・・・・・・ＮＯＲ回路、
５・・・・・・論４レベル発生回路、Ｇｍ７ｅ８・・・
・・・ＡＮＤ回路、９．１０゜１１．１２，１４，１５
．１６・・・・・・３ステート・バッファ、１３・・・
・・・論理信号制御手段。 代理人 弁理士 内 原 音 声 ｌ 酊
Claims (1)
- バス論理回路を含む半導体集積論理回路において、共通
バスに導入される複数の論理信号が、時間的に重複する
状態で前記共通バスに入力されることを未然に防止する
とともに、前記論理信号の共通バスに対する導入中断時
においては、所定の論理レベル信号が前記共通バスに入
力されるように作用する論理信号制御手段を備えること
を特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153797A JPH06103838B2 (ja) | 1985-07-12 | 1985-07-12 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153797A JPH06103838B2 (ja) | 1985-07-12 | 1985-07-12 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6214521A true JPS6214521A (ja) | 1987-01-23 |
| JPH06103838B2 JPH06103838B2 (ja) | 1994-12-14 |
Family
ID=15570336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153797A Expired - Fee Related JPH06103838B2 (ja) | 1985-07-12 | 1985-07-12 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103838B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416701A (en) * | 1987-07-07 | 1989-01-20 | S O Giken Kk | Production of dried plant body |
| JPH0290722A (ja) * | 1988-09-27 | 1990-03-30 | Nec Corp | バス回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56172126U (ja) * | 1980-05-23 | 1981-12-19 |
-
1985
- 1985-07-12 JP JP60153797A patent/JPH06103838B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56172126U (ja) * | 1980-05-23 | 1981-12-19 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416701A (en) * | 1987-07-07 | 1989-01-20 | S O Giken Kk | Production of dried plant body |
| JPH0290722A (ja) * | 1988-09-27 | 1990-03-30 | Nec Corp | バス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103838B2 (ja) | 1994-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |