JPS5965444A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5965444A JPS5965444A JP17666582A JP17666582A JPS5965444A JP S5965444 A JPS5965444 A JP S5965444A JP 17666582 A JP17666582 A JP 17666582A JP 17666582 A JP17666582 A JP 17666582A JP S5965444 A JPS5965444 A JP S5965444A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置の入力、出力、入出力端子
に関する。
に関する。
〔発明の技術的背景〕 ゛
微細化技術の進歩によシ、半導体集積回路は著しく高集
積化、多機能化している。そのため、特性評価項目が増
えてパッケージのビン数が増大する傾向にある。
積化、多機能化している。そのため、特性評価項目が増
えてパッケージのビン数が増大する傾向にある。
また、高集積化に伴うテスト項目の増加やテスト時間の
増加も問題にガっている。これに対処するため近年では
、集積回路内部に本来の機能回路とは別のテスト専用回
路を組み込み、機能回路のすべてをテストする代りに種
々のテストモードで機能回路をブロックごとにテストし
、これによってテストの効嘉化、テスト時間の短縮が図
られている。
増加も問題にガっている。これに対処するため近年では
、集積回路内部に本来の機能回路とは別のテスト専用回
路を組み込み、機能回路のすべてをテストする代りに種
々のテストモードで機能回路をブロックごとにテストし
、これによってテストの効嘉化、テスト時間の短縮が図
られている。
パッケージのビン数の増大傾向の中で上記の如き実使用
時に無用になるテストモード専用ビンなどが存在するこ
とは、使用するノ（ツケージに制約を与えることになる
。また、一般にビン数の増加は製造コヌトの上孔と、電
気的特性の低下をもたらすことになる。
時に無用になるテストモード専用ビンなどが存在するこ
とは、使用するノ（ツケージに制約を与えることになる
。また、一般にビン数の増加は製造コヌトの上孔と、電
気的特性の低下をもたらすことになる。
本発明は上記の従来技術の欠点に鑑みてなされたもので
、パッケージのビンを減少させることのできる半導体集
積回路装置を提供することを目的とする。
、パッケージのビンを減少させることのできる半導体集
積回路装置を提供することを目的とする。
上記の目的を実現するために本発明は、乗根回路の端子
とパッケージのピンとの間にスイッチ回路およびラッチ
回路からなる切替回路を設け、さらに外部から入力され
る２値の制御信号にもとづいて前記切替回路のスイッチ
回路およびラッチ回路の動作を制御する制御回路を設け
、これによって入力端子と出力端子を兼用させたシ、テ
ストモード専用端子を入力、出力、入出力端子と兼用さ
せることのできる半４Ｆ体集積回路装置を提供するもの
でめる。
とパッケージのピンとの間にスイッチ回路およびラッチ
回路からなる切替回路を設け、さらに外部から入力され
る２値の制御信号にもとづいて前記切替回路のスイッチ
回路およびラッチ回路の動作を制御する制御回路を設け
、これによって入力端子と出力端子を兼用させたシ、テ
ストモード専用端子を入力、出力、入出力端子と兼用さ
せることのできる半４Ｆ体集積回路装置を提供するもの
でめる。
以下、添付図面を参照して本発明の詳細な説明する。
第１図は、外部からの制御信号によって一対の入力端子
および出力端子を互いに兼用できるようにしたときの一
実施例でるる。機能回路１の出カッチ回路４を介して入
出力ピンＰ１に接続する。
および出力端子を互いに兼用できるようにしたときの一
実施例でるる。機能回路１の出カッチ回路４を介して入
出力ピンＰ１に接続する。
入出力ビンＰ、は半導体集積回路装置５の外部に設けた
スイッチ回路６，７を介して外部端子８゜９に接続され
る。
スイッチ回路６，７を介して外部端子８゜９に接続され
る。
外部から入力される制御信号は制御用ピンＴＩを介して
信号ＴＥ工、ＴＫＯとしてスイッチ回路４．７に与えら
れ、ＮＯＴ回路１０ 、１１で否定された信号ＴＥ工、
ＴＥＯがスイッチ回路２．６およびラッチ回路３に与え
られる。スイッチ回路２゜４．６．７は与えられる２値
の制御信号が′Ｈ”のときに導通（ＯＮ）Ｌ、′Ｌ”の
ときに非導通（ＯＦＦ ）になり、ラッチ回路３は与え
られる制御信号が”Ｈ”のときに信号の状態乞保持する
。
信号ＴＥ工、ＴＫＯとしてスイッチ回路４．７に与えら
れ、ＮＯＴ回路１０ 、１１で否定された信号ＴＥ工、
ＴＥＯがスイッチ回路２．６およびラッチ回路３に与え
られる。スイッチ回路２゜４．６．７は与えられる２値
の制御信号が′Ｈ”のときに導通（ＯＮ）Ｌ、′Ｌ”の
ときに非導通（ＯＦＦ ）になり、ラッチ回路３は与え
られる制御信号が”Ｈ”のときに信号の状態乞保持する
。
次に、第１図に示す回路の動作を説明する。制御用ピン
Ｔ、がＩＬＩＩになると、ＴＥ工とＴＫＯはｅｌ Ｌｐ
でＴＥ工とＴＫＯは１Ｈ”である。従って、このときは
スイッチ回路２，６がＯＮ Ｌ、スイッチ回路４，７が
ＯＦＦ ｌ、、ラッチ回路３は信号の状態を保持するの
で、入゛出力ピンＰ１は出力用として機能し、信号は外
部端子８よ多出力される。なお、この間の入力端子ＩＮ
には、ラッチ回路３によって制御用ピンＴ１に′Ｌ”が
加えられた時の信号が印加される。
Ｔ、がＩＬＩＩになると、ＴＥ工とＴＫＯはｅｌ Ｌｐ
でＴＥ工とＴＫＯは１Ｈ”である。従って、このときは
スイッチ回路２，６がＯＮ Ｌ、スイッチ回路４，７が
ＯＦＦ ｌ、、ラッチ回路３は信号の状態を保持するの
で、入゛出力ピンＰ１は出力用として機能し、信号は外
部端子８よ多出力される。なお、この間の入力端子ＩＮ
には、ラッチ回路３によって制御用ピンＴ１に′Ｌ”が
加えられた時の信号が印加される。
制御用ピンＴ、が′Ｈ”になると、ＴＥ工とＴＦＸ０は
′Ｈ”でＴｍ工とＴＥｊＯは“Ｌ”である。従って、こ
のときはスイッチ回路２，６がＯＦＦ Ｌ、スイッチ回
路４，７がＯＩＬ、ラッチ回路３は信号の状態を保持し
ないので、入出力ピンＰ、は入力用として機能し、信号
は外部端子８よ多入力される。
′Ｈ”でＴｍ工とＴＥｊＯは“Ｌ”である。従って、こ
のときはスイッチ回路２，６がＯＦＦ Ｌ、スイッチ回
路４，７がＯＩＬ、ラッチ回路３は信号の状態を保持し
ないので、入出力ピンＰ、は入力用として機能し、信号
は外部端子８よ多入力される。
第２図は第１図の回路におけるスイッチ回路２゜４．６
．７をクロックドインバータ２ ａ ｓ ４ ａＴ６ａ
、７ａによって置き換えたもので、第１図と同一の要素
は同一の符号で示す。クロックドインバータ２ａ、４ａ
、６ａ、７ａＦｉ制御信号が”Ｈ”のときはインバータ
として機能して導通（ＯＩＬ、′Ｌ”のときは非導通（
ＯＦＦ）となる。このようにすれば、第１図の回路と同
様に制御用ピンＴＩに与える制御信号によって入出力ピ
ンを入力用、るるいは出力用として利用することができ
る。
．７をクロックドインバータ２ ａ ｓ ４ ａＴ６ａ
、７ａによって置き換えたもので、第１図と同一の要素
は同一の符号で示す。クロックドインバータ２ａ、４ａ
、６ａ、７ａＦｉ制御信号が”Ｈ”のときはインバータ
として機能して導通（ＯＩＬ、′Ｌ”のときは非導通（
ＯＦＦ）となる。このようにすれば、第１図の回路と同
様に制御用ピンＴＩに与える制御信号によって入出力ピ
ンを入力用、るるいは出力用として利用することができ
る。
第３図は１個の出力端子と複数個の入力端子を、外部か
ら入力される制御信号によって兼用できるようにしたと
きの一実施例を示す回路図であり、第１図と同一の快素
は同一の符号で示しである。
ら入力される制御信号によって兼用できるようにしたと
きの一実施例を示す回路図であり、第１図と同一の快素
は同一の符号で示しである。
機能回路ｌの複数の入力端子群ＩＮ１〜工Ｎｎは、ラッ
チ回路群３１〜３ｎおよびスイッチ回路群４゜〜４ｎ
ｆ介して入出力ピンＰ、に接続される。また、制御用ピ
ンＴ、〜Ｔｍに与えられた制御信号 ）は、デコーダ１
２ヲ介して信号φ■１〜φＩｎとしてスイッチ回路群４
、〜４ｎに与えられ、ＮＯＴ回路群１０１〜１０ｎで否
定された信号＄Ｉ、＝＜６Ｉｎはラッチ回路群３．〜３
ｎに与えられる。また、スイッチ回路２にはＡＮＤ回路
１４で論理積された信号φＩｎ＋１が与えられ、スイッ
チ回路７にはデコーダ１３を介して信号φ０が与えられ
、スイッチ回路６にはデコーダ１３およびＮＯＴ回路１
１ヲ介して信号φＯが与えられる。
チ回路群３１〜３ｎおよびスイッチ回路群４゜〜４ｎ
ｆ介して入出力ピンＰ、に接続される。また、制御用ピ
ンＴ、〜Ｔｍに与えられた制御信号 ）は、デコーダ１
２ヲ介して信号φ■１〜φＩｎとしてスイッチ回路群４
、〜４ｎに与えられ、ＮＯＴ回路群１０１〜１０ｎで否
定された信号＄Ｉ、＝＜６Ｉｎはラッチ回路群３．〜３
ｎに与えられる。また、スイッチ回路２にはＡＮＤ回路
１４で論理積された信号φＩｎ＋１が与えられ、スイッ
チ回路７にはデコーダ１３を介して信号φ０が与えられ
、スイッチ回路６にはデコーダ１３およびＮＯＴ回路１
１ヲ介して信号φＯが与えられる。
次に、第３図に示す回路の動作を説明する。なお、ｆｉ
ｆＭ１図に示す回路と同様に、スイッチ回路は与えられ
る制御信号が”Ｈ”のときにＯＮ Ｌ、Ｌ″のときにＯ
ＦＦ Ｌ、ラッチ回路は与えられる制御信号がＨ′”の
ときに状態を保持するものとする。信号φ工、〜φ工ｎ
のいずれか例えばφ工ｋ（但し１≦、に≦ｎ）がＨ”で
メジ、かつ信号φ０がＬ”であるときは、それに対応す
るスイッチ回路４ｋにはＨ”の信号が与えられてＯＮ
Ｌ、それに対応するラッチ回路３ｋには′Ｌ″の信号が
与えられてラッチしない。また、スイッチ回路６はＯＮ
してスイッチ回路７はＯＦＦする。このとき、ＡＮＤ回
路１４の出力φ工ｎ＋１は′Ｌ”となるのでスイッチ回
路２はＯＦＦする。このようにして入出力ピンＰ。
ｆＭ１図に示す回路と同様に、スイッチ回路は与えられ
る制御信号が”Ｈ”のときにＯＮ Ｌ、Ｌ″のときにＯ
ＦＦ Ｌ、ラッチ回路は与えられる制御信号がＨ′”の
ときに状態を保持するものとする。信号φ工、〜φ工ｎ
のいずれか例えばφ工ｋ（但し１≦、に≦ｎ）がＨ”で
メジ、かつ信号φ０がＬ”であるときは、それに対応す
るスイッチ回路４ｋにはＨ”の信号が与えられてＯＮ
Ｌ、それに対応するラッチ回路３ｋには′Ｌ″の信号が
与えられてラッチしない。また、スイッチ回路６はＯＮ
してスイッチ回路７はＯＦＦする。このとき、ＡＮＤ回
路１４の出力φ工ｎ＋１は′Ｌ”となるのでスイッチ回
路２はＯＦＦする。このようにして入出力ピンＰ。
は入力用として機能し、外部端子８に入力された信号は
機能回路に与えられる。
機能回路に与えられる。
信号φ１１〜φ工ｎのすべてがＩＬＩＴ７でアシ、かつ
信号φ０が”Ｈ”であるときには、ＡＮＤ回路１４の出
力φＩｎ−１−１はＨ”であり、信号φＯは′Ｌ′°で
ある。従って、スイッチ回路４１〜４ｎはすべてＯＦＦ
になり、ラッチ回路３１〜３ｎばすべてラッチして状態
を保持し、スイッチ回路２はＯＮとなる。また、スイッ
チ回路６はＯＦＦ ｌ、てスイッチ回路７はＯＮする。
信号φ０が”Ｈ”であるときには、ＡＮＤ回路１４の出
力φＩｎ−１−１はＨ”であり、信号φＯは′Ｌ′°で
ある。従って、スイッチ回路４１〜４ｎはすべてＯＦＦ
になり、ラッチ回路３１〜３ｎばすべてラッチして状態
を保持し、スイッチ回路２はＯＮとなる。また、スイッ
チ回路６はＯＦＦ ｌ、てスイッチ回路７はＯＮする。
このようにし、て入出力ビンＰ。
は出力用として機能し、外部端子９に４８＠ｔｋ出力す
る。
る。
上記の如く第１図乃至第３図に示す回路によれば、外部
から入力される制御信号によって入出力ビンを入力用と
しであるいは出力用として利用することができる半導体
集積回路装置を得ることができる。
から入力される制御信号によって入出力ビンを入力用と
しであるいは出力用として利用することができる半導体
集積回路装置を得ることができる。
第４図は、機能回路の特性をテストするだめのテスト専
用ピンを入力、出力、入出力端子と％用させる構成の回
路図で、第１図乃至第３図と同一の要素は同一の符号で
示す。複数個のスイッチ回路４．〜４ｎおよびラッチ回
路３１〜３ｎからの信号は、デコーダ１５およびテＸ）
回路１６′ｆ：介して機能回路ｌに与えられる。なお、
制御信号φ、〜φｎ、φ１〜φｎ、φ。＋１ とスイッ
チ回路２，４゜〜４ｎのＯＮ 、 ＯＦＦの関係および
ラッチ回路３１〜３ｎのラッチの関係は、第１図乃至第
３図に示す回路と同じである。
用ピンを入力、出力、入出力端子と％用させる構成の回
路図で、第１図乃至第３図と同一の要素は同一の符号で
示す。複数個のスイッチ回路４．〜４ｎおよびラッチ回
路３１〜３ｎからの信号は、デコーダ１５およびテＸ）
回路１６′ｆ：介して機能回路ｌに与えられる。なお、
制御信号φ、〜φｎ、φ１〜φｎ、φ。＋１ とスイッ
チ回路２，４゜〜４ｎのＯＮ 、 ＯＦＦの関係および
ラッチ回路３１〜３ｎのラッチの関係は、第１図乃至第
３図に示す回路と同じである。
次に、第４図に示す回路の動作を説明する。制御用ピン
Ｔｉ−Ｔｍに入力される信号によって、信号φ、〜φｎ
のいずれか例えばφｋ （但し１≦に≦ｎ）が６Ｈ”に
なると、スイッチ回路４にはＯＮ Ｌ、ラッチ回路３に
はラッチしない。また、φｎ＋ｔはＬ”であるので、ス
イッチ回路２はＯＦＦになる。このようにして、入出力
ピンＰ、は入力用として機能することになる。また、信
号φ１〜φｎのすべてがＩＩＬＩ＋になると、ラッチ回
路３．〜３ｎのラッチのタイミングを作るための信号φ
１〜φｎはすべて°゛Ｈ″になり、これらを論理積した
φｎ＋１もＩＩＨ”になる。従ってスイッチ回路４１〜
４ｎはすべてＯＦＦ ｌ、、ラッチ回路３．〜３ｎはす
べてラッチし、スイッチ回路２はＯＮ Ｌ、入出力ピン
Ｐ１は出力用として機能することになる。
Ｔｉ−Ｔｍに入力される信号によって、信号φ、〜φｎ
のいずれか例えばφｋ （但し１≦に≦ｎ）が６Ｈ”に
なると、スイッチ回路４にはＯＮ Ｌ、ラッチ回路３に
はラッチしない。また、φｎ＋ｔはＬ”であるので、ス
イッチ回路２はＯＦＦになる。このようにして、入出力
ピンＰ、は入力用として機能することになる。また、信
号φ１〜φｎのすべてがＩＩＬＩ＋になると、ラッチ回
路３．〜３ｎのラッチのタイミングを作るための信号φ
１〜φｎはすべて°゛Ｈ″になり、これらを論理積した
φｎ＋１もＩＩＨ”になる。従ってスイッチ回路４１〜
４ｎはすべてＯＦＦ ｌ、、ラッチ回路３．〜３ｎはす
べてラッチし、スイッチ回路２はＯＮ Ｌ、入出力ピン
Ｐ１は出力用として機能することになる。
第５図は、第４図に示す回路のスイッチ回路２゜４、〜
４ｎとしてクロックドインバータ２ａ。
４ｎとしてクロックドインバータ２ａ。
４ａ１〜４ａ４を用いた回路図で、第４図と同一の要素
は同一の符号で示す。クロックドインバータ２ａ、４ａ
１〜４ａ４は与えられる制御信号φ１〜φ、が°°Ｈ”
のときにインバータとして機能して導通（ＯＮ ＞ Ｌ
、” Ｌ” ）ときには非導通（ＯＦＦ）となる。
は同一の符号で示す。クロックドインバータ２ａ、４ａ
１〜４ａ４は与えられる制御信号φ１〜φ、が°°Ｈ”
のときにインバータとして機能して導通（ＯＮ ＞ Ｌ
、” Ｌ” ）ときには非導通（ＯＦＦ）となる。
第５図に示す回路の動作について説明する。制御用ピン
Ｔ１ ＋”ｌ ＋Ｔ３から印加される信号によって
まずφ１の与が′Ｈ”になると、クロックドインバータ
４ａ１がＯＮ して入出力ピンＰ１は入力用として機能
する。次にφ、以外の制御信号を“Ｈ”にすると、その
瞬間にラッチ回路３Ｉにより入力状態が保持される。以
下、同様のことをφ、。
Ｔ１ ＋”ｌ ＋Ｔ３から印加される信号によって
まずφ１の与が′Ｈ”になると、クロックドインバータ
４ａ１がＯＮ して入出力ピンＰ１は入力用として機能
する。次にφ、以外の制御信号を“Ｈ”にすると、その
瞬間にラッチ回路３Ｉにより入力状態が保持される。以
下、同様のことをφ、。
φ３ 、φ４について順次繰り返すと、デコーダ】５に
加わる入力条件を決定し、テストモードを決めることが
できる。制御用ピンＴ１ 、Ｔ２ 、Ｔ３の印加信号に
よってφ、〜φ、がすべてＬ”になるとφ、は°Ｈ′′
になり、入出力ピンＰ１は出力用として機能する。
加わる入力条件を決定し、テストモードを決めることが
できる。制御用ピンＴ１ 、Ｔ２ 、Ｔ３の印加信号に
よってφ、〜φ、がすべてＬ”になるとφ、は°Ｈ′′
になり、入出力ピンＰ１は出力用として機能する。
このように第４図乃至第５図の回路によれば、外部から
入力される制御信号によって、テスト界用ピンを入力、
出力、入出力ピンと兼用することができる半導体集積回
路装置を得ることができる。
入力される制御信号によって、テスト界用ピンを入力、
出力、入出力ピンと兼用することができる半導体集積回
路装置を得ることができる。
第６図は機能回路およびテスト回路に設けたスイッチ回
路およびラッチ回路からなる切替回路全複数組設けたと
きの一実施例であり、第１図乃至第５図りど同一の要素
は同一の符号で示す。複数個の入出力ピンＰ、〜Ｐ、ｎ
（ｉ、スイッチ回路２Ｉ 〜２ｎ を介して機能回路１
の端子に接続され、スイッチ回路４１〜４ｎおよびラッ
チ回路３１〜３ｎを介してデコーダ１５に接続される。
路およびラッチ回路からなる切替回路全複数組設けたと
きの一実施例であり、第１図乃至第５図りど同一の要素
は同一の符号で示す。複数個の入出力ピンＰ、〜Ｐ、ｎ
（ｉ、スイッチ回路２Ｉ 〜２ｎ を介して機能回路１
の端子に接続され、スイッチ回路４１〜４ｎおよびラッ
チ回路３１〜３ｎを介してデコーダ１５に接続される。
デコーダ１５はテスト回路１６を介して機能回路ｌに接
続される。
続される。
また、制御信号は制御用ビイを介してスイッチ回路４．
〜４ｎに与えら：れ、□″Ｈ”のときにこれらをＯＮに
する。離去、制御信号はＮＣＩＴＮ路１ｏで否定されて
スイッチ回路２．〜２ｎおよびラッチ回路３．〜３ｎに
与えられ、これらをＯＮあるいはラッチする。
〜４ｎに与えら：れ、□″Ｈ”のときにこれらをＯＮに
する。離去、制御信号はＮＣＩＴＮ路１ｏで否定されて
スイッチ回路２．〜２ｎおよびラッチ回路３．〜３ｎに
与えられ、これらをＯＮあるいはラッチする。
第７図は、第６図に示す回路のスイッチ、回路２１〜２
ｎ＋４１〜４ｎ ｋクロックドインバータ２ａ１〜２
ａｙｌ、４ａ、〜４ａＨで置換した回路図である。クロ
ックドインバータは与えられる信号がＨＩＩのときにイ
ンバータとして動作し、“Ｌ”のときにはＯＦＦ して
信号を通さない。第７図に示す回路の動作は、次のよう
になる。
ｎ＋４１〜４ｎ ｋクロックドインバータ２ａ１〜２
ａｙｌ、４ａ、〜４ａＨで置換した回路図である。クロ
ックドインバータは与えられる信号がＨＩＩのときにイ
ンバータとして動作し、“Ｌ”のときにはＯＦＦ して
信号を通さない。第７図に示す回路の動作は、次のよう
になる。
ノーマルモードにおいては制御用ピンＴ、にはＬ”の信
号が印加されるため、ＴＩは”工１”でＴＢはＨ” と
なり、クロックドインバータ２ａ、 〜２ａｎは導通し
てクロックドインバータ４ａ、〜４ａｎはＯＦＦになる
。そのため、入出力ピンＰ。
号が印加されるため、ＴＩは”工１”でＴＢはＨ” と
なり、クロックドインバータ２ａ、 〜２ａｎは導通し
てクロックドインバータ４ａ、〜４ａｎはＯＦＦになる
。そのため、入出力ピンＰ。
〜Ｐｎは出力用として機能する。
テストモードにおいては、まず最初に制御用ピンＴ、に
は′Ｈ”の信号が印加されるため、入出力ピンＰ、〜Ｐ
ｎは入力用として動作するように切り換わる。その後、
入出力ピンＰ、〜Ｐｎにテストモードを決定するだめの
信号を印加する。そして、ラッチによって制御用ピンが
′Ｈ”のときに入出力ピンＰ１〜ｐｎの入力信号が保持
され、デコーダ１５によってテスト回路１６のモードが
指定される。次に、制御用ピンＴ、に°“Ｌ”の信号を
印加すると入出力ピンＰ、〜Ｐｎは出力用として機能す
るようになり、機能回路ｌのテストを行なうことができ
る。
は′Ｈ”の信号が印加されるため、入出力ピンＰ、〜Ｐ
ｎは入力用として動作するように切り換わる。その後、
入出力ピンＰ、〜Ｐｎにテストモードを決定するだめの
信号を印加する。そして、ラッチによって制御用ピンが
′Ｈ”のときに入出力ピンＰ１〜ｐｎの入力信号が保持
され、デコーダ１５によってテスト回路１６のモードが
指定される。次に、制御用ピンＴ、に°“Ｌ”の信号を
印加すると入出力ピンＰ、〜Ｐｎは出力用として機能す
るようになり、機能回路ｌのテストを行なうことができ
る。
このようにして、第６図および第７図の回路によればテ
ストモード設定用の入力端子を入力、出力、入出力端子
と兼用させることのできる半導体装置を得ることができ
る。
ストモード設定用の入力端子を入力、出力、入出力端子
と兼用させることのできる半導体装置を得ることができ
る。
〔発明の効果〕
上記の如く本発明によれば、集積回路の端子とパッケー
ジのピンとの間に、スイッチ回路およびラッチ回路から
なる切替回路金膜け、かつ外部から入力される制御信号
によってスイッチ回路、ラッチ回路の動作を制御する制
御回路を設けたので、入力、出力、入出力端子およびテ
スト専用端子などヲ兼用させることができ、パッケージ
のピン数を減少させることのできる半導体集積回路装置
を得ることができる。なお、パッケージのビン数の減少
は、第１図および第２図の実施例ではｎ−１本、第３図
乃至第５図の実施例では２ｍ−ｍ本、第６図および第７
図の実施例ではｎ−１本になる。
ジのピンとの間に、スイッチ回路およびラッチ回路から
なる切替回路金膜け、かつ外部から入力される制御信号
によってスイッチ回路、ラッチ回路の動作を制御する制
御回路を設けたので、入力、出力、入出力端子およびテ
スト専用端子などヲ兼用させることができ、パッケージ
のピン数を減少させることのできる半導体集積回路装置
を得ることができる。なお、パッケージのビン数の減少
は、第１図および第２図の実施例ではｎ−１本、第３図
乃至第５図の実施例では２ｍ−ｍ本、第６図および第７
図の実施例ではｎ−１本になる。
壕だ、第４図乃至第７図の実施例によれば、実使用時に
は無用になっていた図示しないモード設定専用端子など
も池の端子と兼用させることができる。
は無用になっていた図示しないモード設定専用端子など
も池の端子と兼用させることができる。
第１図は本発明の一実施例の回路図、第２図は第１図の
回路におけるスイッチ回路をクロックドインバータに置
換した回路図、絹３図および第４図は本発明の池の一実
施例の回路図、第５図は第４図の回路におけるスイッチ
回路をクロックドインバータに置換した回路図、第６図
は本発明の曲の一実施例の回路図、第７図は第６図の回
路におけるスイッチ回路全クロックドインバータに置換
した回路図である。 ２ａ、２ａ、〜２ａｎ、４ａ、４ａ、〜４ａｎ。 ｆｉａ 、７ａ・・・りａツクドインバータ、１０ 、
１０１〜１０ｎ 、 １１”・Ｎ ＯＴ回路、 １４
・Ａ Ｎ Ｄ回路、ＰＩ〜ｐｎ・・・入出力ピン、Ｔ１
〜Ｔｍ・・・制御用ピン。 出願人代理人 猪股 清
回路におけるスイッチ回路をクロックドインバータに置
換した回路図、絹３図および第４図は本発明の池の一実
施例の回路図、第５図は第４図の回路におけるスイッチ
回路をクロックドインバータに置換した回路図、第６図
は本発明の曲の一実施例の回路図、第７図は第６図の回
路におけるスイッチ回路全クロックドインバータに置換
した回路図である。 ２ａ、２ａ、〜２ａｎ、４ａ、４ａ、〜４ａｎ。 ｆｉａ 、７ａ・・・りａツクドインバータ、１０ 、
１０１〜１０ｎ 、 １１”・Ｎ ＯＴ回路、 １４
・Ａ Ｎ Ｄ回路、ＰＩ〜ｐｎ・・・入出力ピン、Ｔ１
〜Ｔｍ・・・制御用ピン。 出願人代理人 猪股 清
Claims (1)
- 【特許請求の範囲】 １、下記の構成要件を備える半導体集積回路装置。 （Ａ） 集積回路の第１の端子と前記集積回路のパッ
ケージの第１のピンとの間に前記第１の端子もしくは第
１のピンからの信号をＯＮ、ＯＦＦする第ｌのスイッチ
回路を設け、前記集積回路の第２の端子と前記第１のピ
ンとの間に前記第１のピンからの信号をＯＮ、ＯＦＦす
る第２のスイッチ回路を設け、前記第２の端子と第１の
ピンとの間で前記第１のスイッチ回路に直列に接続され
信号の状態を保持するラッチ回路を設けた切替回路。 （Ｂ） 外部から２値の制御信号を入力する前記パッ
ケージの第２のピンと前記第１、第２のスイッチ回路お
よびラッチ回路に接続され、前記制御信号が＠ｌの値の
ときは前記第１のスイッチ回路’１ＯＮｌ、、かつ前記
第２のスイッチ回路をＯＦＦ Ｌかつ前記ラッチ回路を
ラッチし、前記制御信号が第２の値のときは前記第１の
スイッチ回路をＯＦＦ ｌ、かつ前記第２のスイッチ回
路をＯＮ Ｌかつ前記ラッチ回路をラッチしカい制御回
路。 乙前記切替回路は、前記第１のピンと複数個の前記第２
の端子群の間に接続され前記第１のピンからの信号をＯ
Ｎ、ＯＦＦする第２のスイッチ回路群と、前記第２のス
イッチ回路群に直列接続され信号の状態全保持するラッ
チ回路群とを有する回路でめシ、 前記制御回路は前記第２のスイッチ回路群およびラッチ
回路群ごとの制御信号のすべてが第一 １の値のときは
前記第１のスイッチ回路全ＯＮしかつ前記第２のスイッ
チ回路群をすべてＯＦＦしかつ前記ラッチ回路群をすべ
てラッチし、前記第２のスイッチ回路群およびラッチ回
路群ごとの制御信号の少なくとも１つ以上が第２の値の
ときはその第２のスイッチ回路をＯＮ Ｌかつそのラッ
チ回路をラッチせずかつ前記第１のスイッチ回路をＯＦ
Ｆする回路でめる特許請求の範囲第１項記載の半導体集
積回路装置。 ３、前記切替回路は複数組の前記第１．第２のスイッチ
回路およびラッチ回路を有する回路である特許請求の範
囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17666582A JPS5965444A (ja) | 1982-10-07 | 1982-10-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17666582A JPS5965444A (ja) | 1982-10-07 | 1982-10-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965444A true JPS5965444A (ja) | 1984-04-13 |
Family
ID=16017559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17666582A Pending JPS5965444A (ja) | 1982-10-07 | 1982-10-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965444A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245656A (ja) * | 1986-04-18 | 1987-10-26 | Oki Electric Ind Co Ltd | 信号処理用ｌｓｉ回路 |
| US4970727A (en) * | 1987-11-17 | 1990-11-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having multiple self-test functions and operating method therefor |
-
1982
- 1982-10-07 JP JP17666582A patent/JPS5965444A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245656A (ja) * | 1986-04-18 | 1987-10-26 | Oki Electric Ind Co Ltd | 信号処理用ｌｓｉ回路 |
| US4970727A (en) * | 1987-11-17 | 1990-11-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having multiple self-test functions and operating method therefor |
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