JPS5966159A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、絶縁体基板上に”設けられた半導体体層に
形成される０ＭＯ８インノ々−夕からなる半導体装置及
びその製造方法に関する。

〔発明の技術的背景とその問題点〕

絶縁体基板上に設けられた半導体層を用いて構成される
半導体装置として、たとえば５ＯＳ（シリコン・オン・
サファイア）構造の半導体装１％がある。第１図は上記
ＳＯＳ構造の、従来のＣＭＯＳ　　インバータ（相補型
ＭＯ８形反転回路）の素子構造を示す断面図である。第
１図において、サファイ゛ア基板１上に（１、シリコン
酸化膜２によって絶縁分離式れている島状の単結晶シリ
コン層３が形成される。

このシリコンＨ３ＶＣ，Ｉｒｌ、ＰチャネルＭＯ８）ラ
ンゾスタのソース及びドレイン領域となるＰ＋型領域４
，５と、ＮチャネルＭＯＳ　）ランジスタのドレイン及
びソース領域となるＮ＋型領領域６７とが形成される。

ここでＳＯ８構造のＣＭＯＳ　　インバータでは、図示
するようにＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳ　トランジスタの両ドレイン領域を互いに接して
形成することができる。また、上記Ｐ壁領域４．５間の
シリコン層３０表面には、ダート絶縁膜となるシリコン
酸化膜８を介して、多結晶シリコンからなるＰチャネル
ＭＯＳトランジスタのゲート電極９が形成てれ、同様に
上記Ｎ＋型領域６，７間のシリコン層３の表面には上記
シリコン酸化膜８全介して、多結晶シリコンからなるＮ
チャネルＭＯＳトランジスタのゲート電極１０が形成て
れる。

でらに、ＰチャネルＭＯ３）ランマスタのソース領域と
なるＰ＋型領域４とＮチャネルＭＯＳ　）ランマスタの
ソース領域となる炉型領域７は、それぞれ前記シリコン
酸化膜８に開口されたコンタクトホール１１　、１２５
：介して、アルミニウムからなるノース電（＜ｙ　Ｊ　
３＋　１４それぞれと電気的に接続される。そして、上
記Ｎ＋型領領域６は、前記シリコン酸化膜８に開口され
たコンタクトホール１５を介して、Ｎ型多結晶シリコン
からなる出力電極１６と電気的に接続される。

第２図は第１図のような構成のＣＩｌ／ＩＯ８インバー
タの等価回路図である。第２図において、ＱｌはＰチャ
ネルＭＯ８ｌ−ランジスタ、Ｏ２はＮチャネルＭＯＳト
ランジスタ、Ｇはゲート端子、０は出力端子、ＶＤＤ及
びＶｓｓはそれぞれ電源端子である。そして通常、上記
電源端子Ｖｇｓはアース電位（Ｏｖ）に、ＶＤＤは＋１
〜＋　５　ｖにそれぞれ設定される・ 前記第１図に示す二つに、出力端子０に対応する出力Ｉ
Ｌ極１６ｕＮチャイ・ルＭＯ８ｌ−ランジスタのドレイ
ン領域となる炉型領域６から取量でれている。一方、Ｎ
チャネルＭＯＳ）ランマスタのＮ＋型領領域６Ｐチャイ
・ルＭＯ８）ランマスタのＰ＋型領域５とは檄触して形
成されているため、この両領域間にばＰＮ　接合が生じ
ているつこのため、第２図に示すように、ＰチャネルＭ
Ｏ８トランジスタＱｌと出力端子Ｏとの間には寄生ダイ
オードＤ１が図示の極性で挿入烙れている。

第３図は第２図で示でれるＣＭＯＳ　インｔ４−夕の入
；七力騎性曲線図であり、横軸にはケ゛−ト入力電圧Ｖ
Ｇが、縦軸には出力電圧ｖＯがそれぞれとられている。

第２　図ノＣＭＯ８インバータにおいて、ゲート入力電
圧ｖＧがＶＨ２レベルに近づくと、ｂ’ｌＯ３トラン・
ゾスタＱ１がオン状態、ＭＯＳトランジスタＯ２がオフ
状態となり、出力端子Ｏはオン状態となっているＭＯＳ
　）ランマスタＱ１を介して充電される。この曜１合、
ダイオードＤ１０ＰＮ　接合における接触電位差ＶＢ　
　がこのグイメーードＤＩの両端に加わるため、出力電
圧ｖＯは’ＶＤＤ才で上昇せず’ＶＢ　　だけ低下した
値となる。この結果、出力端子Ｏの電圧ｖＯを用いる回
路における信号レベルの判別はそれだけ困難となる。

通常、ＰＮ　接合の接触電位差ＶＢ　　は０．７　Ｖ程
度有り、出力電圧ｖＯのレベル低下は、特にイ吏用する
電、源電圧が低い場合に大きな問題となる。

第４図（ζ出力電圧■０　　の低下を防止するために、
Ｎ型多結晶シリコンからなる１ｂ刀電極に替エテ、Ｐ型
多結晶シリコンからなる出力電極を設けるようにしたも
のである。すなわち、ＰチャネルＭＯＳトランジスタの
ドレイン領域となるＰ＋型領域５に、シリコン酸化膜８
に開口されたコンタクトホール１７を介して、Ｐ型多結
晶シリコンからなる出力電極Ｉ８を接続している。

この場合の等価回路図は第５図に示すように、Ｐチャネ
ルＭＯＳトランジスタＱ３、Ｎチャ坏ルＭＯ８）ランジ
スタＱ４及び寄生ダイオードＤ２を含み、ダイオードＤ
２は第２図の場合とは異な９、出力端子ＯとＮチャネル
ＭＯＳ　）ランマスタＱ４との間に挿入てれた構成とな
る・第６図は、上記第５図の等何回路で示でれるＣＭＯ
Ｓインバータの人出力特性曲線図である。

第５図のＣＭＯＳ　　インバータにおいて、ダート入力
電圧ＶＧがＶｓｓ　　レベルに近すキ、Ｍｏｓトランジ
スタＱ３がオン状態になると、この場合、ＭＯＳトラン
ソスマス３と出力端子０との間にダイオードが存在して
いないので、出刃電圧ＶＯは図示するようにＶＤＤまで
上昇する。ところが寄生ダイオードＤ２１’ｊ出力端子
ＯとＮチャネルＭＯＳ　）ランジスタＱ４との間に存在
するため、ケ９−ト入力電圧Ｖｏ　　がＶＤＤレベルに
近っ！８Ｍ０ＳトランノスタＱ４がオン状態となる時に
、このダイオードＤ２の接触電位差ＶＢ　　の存在によ
り出力電圧ＶＯはＶａｓまで低下せずＶＢ　　だけ高い
１直となる。

このように、従来のＣＭＯＳ　　インバータでは出力電
極として多結晶シリコンを用いる場合、その導電型とし
てはＰ、Ｎいずれか１つに設定する必要があり、このた
めＰチャイ・ル、Ｎチャネルいずれか一方のＭＯＳ　）
ランジスタのドレイン領域に対してのみ電気的接続を図
るようにしなければならない。この結果、前記したよう
な寄生ダイオードが発生し、このダイオードの存在によ
って出力電圧の振幅が電源電圧よりも低下してしまう欠
点がある。

ところで、上記多結晶シリコンの代りにｐ＋型領領域び
Ｎ＋型領領域対して同時に電気的接続ンで図ることが可
能な金属、たとえばアルミニウムによって出力電極を構
成すれば、上記欠点は解消し得る。しかしながら、素子
の微細化が進み、集積度が増すにつれて、２つのＭＯＳ
　）ランクスタのケ９−ト電極相互間にコンタクトホー
ルを開口する余裕がなくなり、この場合にも一方のＭＯ
Ｓ　）ランジスタのドレイン領域に対してのみ電気的接
続が図られる。したがって、この場合にも、出力電圧振
幅のレベル低下は避けられない。

〔発明の目的〕

この発明は上記のような事情を考慮してな烙れたもので
、その目的は、寄生ダイオードの発生を解消することに
よって振幅の十分大＠な出力電圧を得ることができる、
絶縁体基板上に設けられた半導体層を用いた半導体装置
及びその製造方法を提供することにろる。

〔発明の概要〕

この発明の一実施例によれば、サファイア基板上に堆積
形成された単結晶シリコン層に、互いにドレイン領域が
接するように形成されるＮチャイ・ルＭＯ８）ランマス
タ及びＰチャネルＭＯＳトランジスタからなるＣＭＯＳ
　　インバータと、上記両ドレイン領域が互いに接する
界面を含む領域に形成されるマイクロディフェクト層と
を備えた半導体装置が提供されている。

さらにこの発明によれば、サファイア基板上に単結晶シ
リコン層を堆積し、このシリコン層の所定領域にマイク
ロディフェクト層を選択的に形成し、この後、それぞれ
のドレイン領域が互いに接（７かつそれぞれの一部が上
記マイクロディフェクト層と重なるようにＰチャネル及
びＮチャネルＭＯＳ　）ランマスタのソース及びドレイ
ン領域を形成するようにした半導体装置の製造方法が提
供されている。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例を説明する。第
７図（ａ）ないしくｈ）はこの発明をＣＭＯＳインバー
タに実施した場合に、このインバータを製造する際の各
製造工程を示す断面図である。

このインバータに次のような工程で製造でれる。

まず、第７図＜−）に示すように、絶縁基体であルサフ
ァイア基板２１上に、エピタキシャル成長法によって単
結晶シリコン層２２に０．５μ。

の厚さに堆積形成し、続いて公知の選択酸化法を用いて
シリコン酸化膜２３にエリ上記シリコン層２２を絶縁分
離する。この具体的な方法としてはたとえば、絶縁分離
されるべきシリコンＩＢ′ｉ２２上にｍｌ酸化性マスク
としてシリコン窒化膜乏ノ！ターニング形成し、この後
に選択酸化を行ない、その後、シリコン窒化膜を除去す
るような方法が採用し得る。上記絶縁分離の後は、酸素
雰囲気中で９００℃の加熱処ア１（ヲ行ない、上記シリ
コン層２２の露出面に２５０Ｘ程度の厚みのシリコン酸
化膜２４を形成する。なお、上記シリコン酸化膜２４を
形成する前又は後に、房の工程で形成すべきＮチャネル
ＭＯＳトシンマスタ及びＰチャイ・ルＭＯＳトランジス
タのチャネル領域となる部分に不純物イオン注入を行な
って、しきい値電圧の制御を行なうようにしてもよい。

次に、第７図（ｂ）に示すように、シリコン酸化膜２４
上にフォトレジスト膜２５を選択的に形成し、この嘆２
５をマスクに用いて、シリコン：冑２２に５ＸＩＯ／Ｃ
−のドーズ量で酸素イオンを１３０　ｋｅＶの打込みエ
ネルギーで選択的にイオン注入してイオン注入領域２６
に、２６Ｂ。

２６Ｃを形成する。

その後、フォトレジスト膜２５を除去し、６００〜６５
０℃の窒素雰囲気中で３０分程度アニール処理を行ない
、芒らに続いて９００〜１１００℃の窒素雰囲気中で３
０分程度再びアニール処理を行なう。この２回のアニー
ル処理を行７にうことによって上記イオン注入領域２６
Ａ。

２６Ｂ、２６Ｃが活性化でれ、これらの領域は第７図（
ｃ）に示すように、多数のマイクロディフェクトが発生
したマイクロディフェクト領域、？７Ａ、２７Ｂ、２７
ＣＫ変換される。また、・−の工程の際に、６００〜６
５０℃の低温アニールを行なわず、９００〜１１００℃
の高温アニールのみを行なっても前記イオン注入領域２
６をマイクロディフェクト領域２７に変換することはで
きるうしかしながら、予め低温アニール処理を行なった
方が１．ｌ：り安定に、再現性の良いマイクロディフェ
ク１４−発生式せることかできる。さらに、マイクロデ
ィフェクトヲ効果的に発生させるためには、第７図（ｂ
）の工程において酸素イオンと共にｌ　Ｘ　１０１３／
ｃｄ程１ｗのドーズ量で炭素イオンをイオン注入するよ
うにしてもよい。

次に第７図（ｄ）に示すように、写真食刻法により、シ
リコン酸化膜２４の一部に出方電極用のコンタクトホー
ル２８を開口し、続いて全面にＣＶＤ法によってＮ型不
純吻たとえば隣（Ｐ）をドープした３０００Ｘの厚みの
多結晶シリコン全堆積した後、再ひ写真食刻法によって
この多結晶シリコンをパターニングして、Ｐチャネル側
のケ９−ト電極２９．Ｎチャネル側のケ９−ト電極３゜
及び出力電極３１を形成する。

次に第７図（ｅ）に示すように、前記マイクロディフェ
クト領域、？７Ａの全領域、領域２７Ｂの一部領域及び
この周領域間のシリコン層２２に対応した露出面を覆う
ように７オトレノスト膜３２を選択的に形成し、続いて
このフォトレジスト膜３２、前記出力電極３１及び前記
ｆ−）電極３０をマスクに用いて、シリコン層２２にｌ
Ｘｌ０／ｃｒＪのドーズ量で砒素（Ａｓ）　　イオンを
５０　ｋｅＶの打込みエネルギーでイオン注入するっ 次に上記フォトレノスト膜３２を除去し、今度は第７図
（ｆ）に示すように、前記マイクロディフェクト領域２
７Ｃの全領域、領域２７Ｂの一部領域及びこの周領域間
のシリコン層２２に対応した露出面を覆うようにフォト
レノスト膜３３′（ｒ−１′Ｊｑ択的に形成し、続いて
このフォトレジスト膜３３と前言己ダート電４愼２９と
をマスクに用いて、シリコン層２２にｌ　、Ｘ　ｌ　０
１５／ｃｒｌのドーズ量でホウ素（Ｂ）イオンＹｌ：　
５０　ｋｅＶの打込みエネルギーでイオン注入する。

次に第７図（ｇ）に示すように、上記フォトレノスト膜
３３を除去した後、９００℃の窒素雰囲気中で３０分程
度の熱処理を行なって上記工程でイオン注入されｉＡｓ
　　イオン及びＢイオンを活性化し、Ｐチャネル■ＯＳ
トランマスタのソース及びドレイン領域となる一対のＰ
十型領域３４゜３５とＮチャネルＭＯ８）ランジスタの
ドレイン及びソース領域となる一対のＮ十型領域３６゜
３７を形成する。この場合、図示するように、Ｐチャネ
ルＭＯ８）ランマスタのドレイン領域となるＰ＋　型領
域３５の一部は前記マイクロディフェクト領域２７Ｂと
重なり合った状態となりかつＮチャネルＭＯ８）ランマ
スタのドレイン領域となるＮ＋　型領域３６の一部も領
域２７Ｂと重なり合った状態となっている。しかも、上
記Ｐ＋　型領域３５とＮ＋　型領域３６は互いに接した
状態になっている。また、ＰチャネルＭＯ８トランジス
タのソース領域となるＰ＋　型領域３４は前記マイクロ
ディフェクト領域２７Ａの一部と重なり合った状態とな
り、かつＮチャネルＭＯ３）ランジスタのソース領域と
なるＮ＋　型領域３７は前記マイクロディフェクト領域
２７Ｃの一部と重なり合った状態となっている・なお・
前記第７図（ｅ）の工程におけるＡｓ　　イオン注入の
際に、出力電極３１下部のシリコン層２２にはこの出力
ηｇ：Ａ函ｓ１がブロックとなってイオンが注入されな
いが、この領域についてはこの熱処理工程の段階で、コ
ンタクトホール２８を介して出力電極３１に含１れてい
るＰイオンカ玉熱拡散をれるため、耐　型領域３６は図
示するように連続した状態となる。

次に第７１ン１（ｈ）に示すように、ＣＶＤ法にエリ全
面に５０００スの厚みの・／リコン酸化ｇ３８を堆程髪
形成し、さらに糺モいてＰチャネルＭＯ８）ランマスタ
及びＮチャ坏ルＭＯＳトランジスタのソース領域となる
Ｐ＋　型領域３４．Ｎ＋型頭域３７に対応した位置の前
記′／リコン酸化膜２４及び３８からなる積層構造にコ
ンタクトホール３９゜４０を開口し、この後、全面への
アルミニウムのにＬ積層、Ｆターニングを行なうことに
よってンーヌ電ｉ暴４１．４２を形成する。

上記のようＱてして製造されｍ　ＣＭＯ３インノ々−タ
の出力型４＠、？　１ば、ＮチャネルＭＯＳトラン・マ
スタのドレイン領域（Ｎ＋・Ｗ領域３６）力・ら直接取
り出され、ＰチャネルＭＯＳトランジスタのドレイン領
域（Ｐ＋型領域３５）はＮ”　！領域３６を介して出力
電極３１に接続されている。ところが、上記両ドレイン
領域の界面を含んでマイクロディフェクト領域２７Ｂが
形成されているため、この界面においてダイオード特性
は示されず、オーミックな′混圧−電流特性力量与乏一
られる。

これは、Ｐ″−型・領域３５及びＮ＋　型・争負域３６
カ・らなるＰＮ　接合の界面に存在する多数のマイクロ
ディフェクトに沿ってできる結晶の不連続（ディスロー
ケーション）によるトラ、ツブ準位、あるいにマイクロ
ディフェクトを中ノＤとして析出するシリコン層２２に
予め含まシ上−〔いる不純物、たとえば銅（Ｃｕ）　　
等の重金属、等の影響により、マイクロディフェクトに
沿った電流、Ｐヌができるためと考えられる。したがっ
て、第７図（ｈ）に示す工つな構成のＣＭＯＳ　　イン
、＜−夕では、前記第２図の等何回路中の寄生グイオー
ゝＤ１１／（相当するものに発生しない。この結Ｊ４％
、従来のように出力電圧Ｖｏ　　がＶＤｎ４で上昇しな
いという不都合は生ぜず、■０　　はＶＤＴＩまで上昇
させることができる。

一方、上記実施例の場合とは異なり、ケ゛−ト電極２９
．３０及び出力電極３１としてＰ型不純物をドープした
多結晶・シリコンを用い、出力電極３１ｆＰチャネルＭ
ＯＳトランノスタのト９レイン領域（Ｐ＋型領域３５）
と接続する場合には、前記第５図の等何回路中の寄生ダ
イオードＤ２に相当するものは上記と同じ理由に、ｌ：
り発生しない。したがって、この場合（・こば、従来の
よう゛に出力電圧ｖＯがＶｓｓまで低下しないという不
都合は生じない。

このようＱて、この発明の（ＪｉＯ３インノぐ一部では
、寄生ダイオードの発生を解消することができ、振幅の
十分大きな出力電モを得ることができる。

ところで、上記した工つに、Ｐチャ坏ルＭＯＳトランマ
スタとＮチャネルＭＯ８）ランジスタの両ドＶイン領域
の界面Ｑこ生じるＩＮＮ　接合を解消づ−るためＶＣは
、マイクロディフェクト領域は少なくとも両トンイン領
域の界面を含む領域２７Ｂのみを形成すれば充分である
。しかし、シリコン層２２円に形成されるマイクロディ
フェクトは、それらが存在する周囲の・ンリコン中に含
まね、るディスロケーション全吸収し、また重金属等の
不純物をその周囲にとらえる、いわゆるゲッター作用を
有する。このため第７図（ｈ）に示すように、Ｐチャネ
ルＭＯ３）ランマスタ及びＮチャネルＭＯ３）ランマス
タのチャネル領賊、すなわちＰ＋　型領域３４　ｔ　３
５及びＮ＋　型領域３６．３７でそれぞれは烙まれてい
る領域を除いた大部分のシリコン層２２中にマイクロデ
ィフェクト領域音形成することによってチー、ネル領域
のデ（スロケーションを大幅に減少させかつ重金属をケ
゛ツタ−できる。この結果、チャネル領域におけるキャ
リアのモビリティ−が１１−１加して、素子のスイッチ
ング速度を上げることが可能となる。

そしてマイクロディフェクトを多く発生させるためにイ
オン注入される不純物元素としてはシリコン（Ｓｉ）、
ケ゛ルマニウム（Ｇｅ）、アルゴン（Ａｒ　）、酵素（
０）、炭素（Ｃ）　　等が考えられるが、効率良くマイ
クロディフェクトを発生式せ得るものとして酸素が最適
であり、特に多少の炭素全件っｆｃ場合に最も効率が良
くなることが実験の結果明らかとなった０ なお、この発明は上記の実施例に限定されるイ、のでは
なく種々の変形が可能である。たとえば、上記実施例で
は出力電極３ノは多結晶シリコンによって形成する場合
について説明したが、これを金属、たとえばアルミニウ
ムによって形成することも可能であり、この場合の効果
は多結晶シリコンを用いたときと同じである。さらにゲ
ート電極及び出力電極における抵抗を低減化し、これに
よりスイッチング速度のＬ！ｌｌ高速化を図るためには
、ケ゛−ト電極文ひ出力電看をより抵抗値の低い金属、
友とえばモリブデン（ＭＯ）、プラチナ（ｐｔ）、パラ
ジウム（Ｐａ）、タンタル（Ｔａ）　　またはこれらの
シリサイドを用いるようにしてもよい。

また上記実施例では、マイクロディフェクト領域２７Ｂ
はＰ＋　型領域３５と耐　型領域３６との界面をすべて
含むように形成したが、これは界面の少なくとも一部に
形成するようにしてもよい。

〔発明の効果〕

以上説明したようにこの発明によれば、寄生ダイオード
の発生を解消することによって振幅の十分大き斤出力電
圧を得ることができる、絶縁体基板上に設けられた半導
体層を用いた半導体装置及びその製造方法を提供するこ
とができる。

【図面の簡単な説明】

第１図はＳＯ８構造の従来のＣＭＯ８インバータの断面
図、子２図は第１図の等価回路図、第３図は第２図回路
の入出力特性曲線図、第４図は従来の他のＣＭＯ８イン
バータの断面図、第５図に第４図の等価回路図、第６図
は第５図回路の入出力特性曲線図、第７図（ａ）ないし
くｈ）はこの発明に係る半導体装置を製造する際の各製
造工程を示す断面図である。 ２１・・・ザファイア基板、２２・・・単結晶シリコン
層、ｚｓ・・・シリコン酸化膜、２４・・シリコン酸化
膜、２５・・・フォトレジスト膜、２６・・・イオン注
入領域、２７・・・マイクロディフェクト領域、２８・
・・コンタクトホール、２９．３０・・・ケ９−ト電極
、３１・・・出力電極、３２・・・フォトレジスト膜、
３３・・・フォトレジスト膜、３４・・・Ｐ＋型令頁域
（ＰチャネルＭＯ８）ランジスタのソース領域）、３５
・・・Ｐ＋型領域（ＰチャネルＭＯ８）ランマスタのド
レイン領域）、３７・・・Ｎ＋型領領域ＮチャネルＭＯ
８）ランジヌタのドレイン領域）、３８・・・Ｎ＋型領
領域ＮチャネルＭＯ８）ランジスタのソース領域）、；
？　９１４　ｏ・・・コンタクトホー／’、４１．４２
・・ソース電極。 出願人代理人　　弁理士　鈴　江　武　彦第１１！ｌ 第２図 第３図 一一ヤｖＧ 第４図 第５図 悄６図 第７１５１Ｊ 第７図

Claims (3)

【特許請求の範囲】
1. （１）絶縁基体と、この基体上に設置された半導体層と
   、この半導体層に、互いにドレイン領域が接するように
   形成される一方チャネル形ＭＯ８）ランジスタ及び他方
   チャネル形ＭＯ８）ランジスタからなる相補ＭＯ８形反
   転回路と、上記両ドレイン領域が互いに接する界面の少
   なくとも一部に形成されるマイクロディフェクト領域と
   を具備したことを特徴とする半導体装置。
2. （２）　　絶縁基体上に半導体層を堆積形成する工程と
   、上記半導体層の所定領域に選択的に不純物元素を導入
   する工程と、熱処理を行なって上記不純物元素導入部分
   を活性化してマイクロディフェクト領域を形成する工程
   と、上記半導体層の所定領域に選択的に一方導電型の不
   純物元素を導入して、そのドレイン領域の一部が上記マ
   イクロディフェクト領域と重なるように一方チャネル形
   ＭＯ３）ランジスタのソース及びドレイン領域を形成す
   る工程と、上記半導体層の所定領域に選択的に他方導電
   型の不純物元素を導入して、そのドレイン領域の一部が
   上記マイクロディフェクト領域と重なりかつドレイン領
   域が上記一方チャネル形ＭＯ８）ランジスタのドレイン
   領域と互いに接するように他方チャネル形ＭＯ８）ラン
   ジスタのソース及びドレイン領域を形成する工程とを具
   備したことを特徴とする半導体装置の製造方法。
3. （３）　　前記不純物元素として酸素もしくは酸素と炭
   素の組合せからなる元素を導入し、この後にマイクロデ
   ィフェクト領域を形成するように・した特許請求の範囲
   第２項に記載の半導体装置の製造方法。