JPS62286283A - 半導体装置 - Google Patents

半導体装置

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JPS62286283A
JPS62286283A JP61130518A JP13051886A JPS62286283A JP S62286283 A JPS62286283 A JP S62286283A JP 61130518 A JP61130518 A JP 61130518A JP 13051886 A JP13051886 A JP 13051886A JP S62286283 A JPS62286283 A JP S62286283A
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満孝 堅田
Minoru Oota
実 太田
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正 服部
Takayuki Tominaga
隆行 冨永
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野〕 本発明は半導体装置に係り、絶縁層上に電気的に独立し
た半導体素子を形成可能な半導体装置に関する。
〔従来の技術〕
半導体装置の１つとしてパワーＭｏ３ｈランジスタは■
高入力インピーダンスで電流利得が大きい。■高速動作
が可能である。■熱的に安定である等の特徴があり、大
電力のスイッチング装置等への通用が期待されている。
特に縦型二重拡散構造のＭｏ５ｔ・ランジスタ（以下、
ｒＤＭｏＳｊという。Ｄ　Ｍ　ＯＳ　：　Ｄｏｕｂｌｅ
　Ｄｉｆｆｕｓｅｄ　Ｍ　ＯＳ　）においては素子の破
壊耐力や高周波特性に優れている。
そのようなりＭｏ３の従来構造の斜視断面図を第６図に
示す。図においてその構造は、ドレイン電極１００に接
合されたＮ゛型のシリコン単結晶基板１０１と、その上
面に積層され、シリコン単結晶基板ｌｏｔよりも低い不
純物・濃度のＮ−型エピタキシャル層１０２とからトレ
イン領域を形成し、そして、Ｎ−型エピタキシャル層１
０２内にＰ型ウェル領域１０３が形成されており、又、
Ｐ型ウェル領域１０３内にはソース電極１０７に電気接
続するＮ゛型ソース領域１０４が形成される。次に、Ｎ
゛型ソース５ｉｌｏ４とＮ−型エピタキシャル層１０２
の双方にまたがった状態で層間絶縁膜１０６を介してゲ
ート電極層１０５を形成し、その後、ソース電極１０７
を形成してＤＭＯＳを構成している。
尚、図において矢印は、ドレイン電極１００に正の電位
を与え、Ｎ゛型ソース領域１０４及びＰ型ウェル領域１
０３を接地し、ゲート電極層１０５にしきい値電圧以上
の電位を与えた際に電流の流れる方向を示したものであ
る。
〔発明が解決しようとする問題点〕
しかしながら、上記の従来構造の０ＭＯ３においては、
その構造上ドレイン電極１００をシリコン単結晶基板１
０１の裏面全面に接合して各々の半導体素子において共
用しているので、Ｎ型チャネルの０ＭＯ３及びＰ型チャ
皐ルのＤＭＯＳを同一半導体基板内に構成する事は不可
能であった。
又、従来、ＣＭｏ３等のＰ型チャスル及びＮ型チャネル
の横型のＭＯＳトランジスタを兼ね備えた相補形回路等
が提案されているが、そのような装置においては、各半
導体素子間の電気的分離はＰＮ接合によって行われてお
り、半導体基板あるいはウェル領域はそのＰＮ接合に対
して常に逆バイアスでなければならなかった。又、ラン
チアップの発生によって素子を破壊する可能性がある、
ＰＮ接合破壊温度（Ｔ　ｊ　＝　１５０℃）付近で使用
するとリーク電流が大きくなり信頼性が低下する等とい
った問題がある。
そこで本発明は上記の問題点に鑑みて創案されたもので
、同一基板にＮ型チャネル及びＰ型チャネルの０ＭＯ３
を形成可能で、しかも各々の半導体素子を電気的に完全
に分離でき、又、その際、゛ラッチアップ、高温使用で
のリーク電流等の影響を低減できる構造の半導体装置を
提供する事を目的としている。
〔問題点を解決するための手段〕
上記の目的を達成する為に、本発明の半導体装置は、基
板と、該基板の主表面側に絶縁層を介して部分的に形成
された半導体単結晶層と、該半導体単結晶層上に形成さ
れ、半導体素子の電＋ｉとして用いられる単結晶の半導
体金属間化合物層と、該半導体金属間化合物層上に形成
され、前記半導体素子の活性層として用いられる半導体
エピタキシャル層とを備えている。
〔作用〕
そして上記の手段によると、半導体エピタキシャル層内
及びその上に半導体素子を形成した場合、その各々の半
導体素子は任意に絶縁層により電気的に完全に分離され
る。又、半導体金属間化化合物層がそのような半導体素
子の電極として用いられ、それは各々の半導体素子にて
電気的に独立であるのでＮ型チャネルのＤ　Ｍ　ＯＳ及
びＰ型チャネルの０ＭＯ３等を任意に同−基板上に形成
可能となる。
〔実施例〕
以下、本発明を図面に示す実施例を用いて詳細に説明す
る。第１図は本発明をインテリジェント化パワーデバイ
スに採用した一実施例の斜視断面図である。図において
、１０はシリコン単結晶基板であり、そのシリコン単結
晶基板１０の主表面より後述するＳＩＭＯＸ法にて酸素
のイオン打ち込みを行なう、あるいは後述するＦＩＰＯ
３法にてその主表面を選択的に陽極酸化を行なう（図は
前者）事により、シリコン単結晶１ｖｉｔｏ内の主表面
側にシリコン単結晶層１２を残して下地となるシリコン
単結晶基板１０との間にシリコン酸化層１１を形成する
。尚、シリコン単結晶層１２は後述するようにエツチン
グ等により選択的に除去されている。
そしてシリコン単結晶層１２上に、シリコンと金属との
化合物の単結晶をＭＢＢ（分子線エピタキシー）法等に
よりヘテロエピタキシャル成長させてメタルシリサイド
層１３を形成する。ここでメタルシリサイド層１３とし
ては結晶構造及び格子定数がシリコンに近イ以したもの
を採用した方が良質の層が得られる事がわかっており、
例えばフッ化カルシウム（ＣａＦｚ）型の結晶構造を有
するコバルトシリサイド（ＣｏＳｉｚ・、）、ニッケル
シリサイド（ＮｉＳ＋２）等が望ましい。メタルシリサ
イド層１３上には、さらにヘテロエピタキシャル成長さ
せてシリコンのエピタキシャル層２１．３１，４１．５
１を形成する。尚、エピタキシャル層２１．３１，４１
．５１はドーパント材料を変えてその導電型を任意に調
整している。例えば、本実施例においては、大電力用の
半導体素子としてＰ型チャネルのＤＭＯＳ（以下ｒＰ−
ＤＭＯ３Ｊという）２０を形成すべきエピタキシャル層
２１はＰ−型であり、同じくＮ型チャネルのＤＭＯＳ　
（以下１１Ｊ−ＤＭＯ５Ｊという）３０を形成すべきエ
ピタキシャル層３１はＮ−型である。
又、制御回路用の半導体素子としてＰ型チャネルの横型
のＭＯＳトランジスタ（以下ｒＰ−ＭＯ３Ｊという）４
０を形成すべきエピタキシャル層４１はＮ−型であり、
同しくＮ型チャネルの横型のＭＯＳトランジスタ（以下
ｒＮ−ＭＯ３Ｊという）５０を形成すべきエピタキシャ
ルＪＷ５１はｐ−型である。
そして、公知の製造方法により、７工ビタキシヤル層２
１内にはＮ型拡散層２２、Ｐ°°拡散Ｎ２３を二重拡散
し、エピタキシャル層２１上部に層間絶縁膜８０を介し
てゲート電極Ｆｉｉ２４を形成する。又、アルミニウム
配線６０ａをメタルシリサイド層１３に電気接続するよ
うに形成し、アルミニウム配線６０ｂをＰ゛型型数散層
２３電気接続するように形成し、そのアルミニウム配線
６０ａ。
６０　ｂ＆び層間絶縁膜８０上にパッシベーション膜７
０を形成する。尚、Ｐ−ＤＭＯ５２０においてアルミニ
ウム配線６０ｂはソース電極であり、メタルシリサイド
層１３　（アルミニウム配線６０ａ）はドレイン電極と
なっている。同様にＮ−Ｉ）ＭＯＳ３０においては、エ
ピタキシャル［３１内にＰ型拡散層３２、Ｎ°型型数散
層３３二重拡散し、層間絶縁膜８０を介してゲート電極
層３４を形成する。尚、図において、Ｐ−ＤＭＯＳ　２
０で説明したものと同一構成要素には同一符号を付して
その説明は省略する。
エピタキシャル層４１内にはＰ゛型型数散層４２形成さ
れており、そのチャネル傾城となる部分の上部に層間絶
縁膜８０を介してゲート電極層４４を形成する。Ｐ゛型
型数散層４２はアルミニウム配線６０ｂｌ、６０ｂ２が
電気接続しており、それぞれソース又はドレイン電極と
なる。同様にＮ−ＭＯＳ　５０においては、エピタキシ
ャル層５Ｉ内にＮ°型型数散層５２形成し、眉間絶縁ｎ
グ８０を介してゲート電極層５４を形成する。尚、図に
おいて、Ｐ−ＭＯＳ４０で説明したものと同一構成要件
には同一符号を付してその説明は省略する。
次りこ、第２図乃至第４図に示す要部断面図を用いてＳ
ＩＭＯＸ法によりシリコン単結晶基板内に酸素のイオン
打ち込みを行い、その後へテロエピタキシャル形成法を
用いて本実施例の半導体装置の要部を形成していく過程
を説明する。まず第２図（ａｌに示すように、シリコン
単結晶基＋Ｆｉ　１０　ａの主表面側より加速′電圧７
０〜２００ＫｅＶにて酸素イオン（○”又は０□゛）を
約１０”ｄｏｓｅ／　ｃｎ！イオン注入を行なう。する
と下地となるシリコン単結晶基板１０ａと酸素イオンが
注入されたＮｌ　１　ａと主表面側のシリコン単結晶基
板１２ａの三層が形成される。そして熱処理を施こすと
第２図（ｂ）に示すように、酸素イオンが注入された層
１１ａはシリコンが酸化されてシリコン酸化１ｍ！１１
ｂとなり、シリコン単結晶基板１２ａはイオン注入によ
るダメージを回復して結晶性の良いシリコン単結晶層１
２ｂとなる。次に第２図（Ｃ１に示すように、シリコン
単結晶１１２ｂの表面を充分に洗浄して清浄化した後、
コバルトやニッケル等の金属膜、あるいはコバルトシリ
サイド（ＣｏＳｉ２）やニッケルシリサイド（ＮｉＳｉ
２）等のメタルシリサイド層１３ａを真空蒸着法やＣＶ
Ｄ法、ＭＢＥ法等を用いてシリコン単結晶層１２ｂの表
面にデポジション（付着）する。この際、金属膜あるい
はメタルシリサイド層１３ａは完全な単結晶になってお
らず多結晶あるいは微結晶になっている可能性があるが
、この場合にはイオン住人法を用いて第２図（ｄｌに示
すように、アルゴンイオン（Ａｒ”）等の不活性ガスイ
オン照射を行ない、一度金属膜あるいはメタルシリサイ
ド層１３ａを非晶質化し、その後熱処理を施せば、シリ
コン単結晶層１２ｂをシリコンの供給源として、あるい
はそれを種としてヘテロエピタキシャル成長し、完全に
単結晶のメタルシリサイド層１３ｂを得る事ができる。
次に、第３図（ａ）に示すように、気相エピタキシャル
成長法（ＶＰＥ法）等のエピタキシャル層形成方法を用
いてメタルシリサイド層１３ｂ上にエピタキシャル層２
１ａを形成する。尚、このエピタキシャルＪ１２１ａの
不純物濃度は低濃度であり、その導電型は例えばＰ型と
なっている。そして、バターニング及びドライエツチン
グによって不要の所定の領域２１ｂを除去する。そして
第３図ｔｂ＋に示すように、マスク材料としてシリコン
酸化膜１４（ＳｉＣ２）等を所定の領域に形成し、エピ
タキシャル層２Ｌａを覆う。そして第３図（Ｃ１に示す
ように、この状態で再びメタルシリサイド層１３ｂを種
としてエピタキシャル層３１ａ、３１ｂを形成する。尚
、エピタキシャル層３Ｌａ、３１ｂの導電型は例えばＮ
型としてあり、又、この際シリコン酸化ｎｇＬＡ上のエ
ピタキシャル層３．１　ｂは単結晶ではなく多結晶とな
っている。
次に、第４図（ａｌに示すように、エピタキシャルＪｉ
３１ａ上にエピタキシャル層３１ｂにエツチング速度が
ほぼ等しい材料から成るレジスト１５を塗布し、バター
ニングする。そして、第４図ｆｂｌに示すように、この
状態でエピタキシャル層３１ｂ及びレジスト１５側より
ドライエツチングを行いエピタキシャルｊｆｆ１３１ｂ
を除去する。シリコン酸化膜１４の残渣をフッ酸等のエ
ツチング？８　？ｌにて除去する。尚、エピタキシャル
層３１ａをエピタキシャル成長させる時にＨＣｅ等の選
択エビタギシャル成長用のドーパントガスを流すことで
メタルシリサイド層１３ｂ上のみに成長させる事でこの
工程を省略する事が可能である。そして、第４図（Ｃ）
に示すように、エピタキシャル層２１ａ、３１ａ上にレ
ジスト１６を形成し、バターニングした後、ＲｉＥ等に
よる異方性エツチングを行ない、シリコン酸化層１１ｂ
に達する溝を形成する。
そして、レジスト１６を除去した後、前述のり口くエピ
タキシャル層２Ｌａ、３１ａ内及びその上に半導体素子
を形成して半導体装置を構成する。
尚、本実施例においてはエピタキシャル層２１ａ。
３１、３は別々に成長させているが、例えばＰ−型のエ
ピタキシャル層２１ａを形成した後、Ｎ型の不純物を注
入して所定の令頁域をＮ”型に変更してエピタキシャル
層３１ａを形成してもよい。又、言うまでもないが第４
図（Ｃ１における符号と第１図における符号でｌＯａと
１０、ｌｌｂと１１．１２ｂと１２．１３ｂと１３．２
１ａと２１．３１ａと３１はそれぞれ対応したものであ
る。
そこで上記構成の半導体装置によると、各々の半導体素
子が絶縁層としてのシリコン酸化層１１上に間陽をもっ
て形成されているので各々の半導体素子は電気的に完全
に分離される。又、メタルシリサイドｊＷ１３は各々の
半導体素子において別々に形成されているのでその電位
を任意に決定できる。又、言うまでもないが、同一シリ
コン単結晶基板１０上にＰ−ＤＭＯ３及びＮ−ＤＭＯ３
を形成可能であり、Ｄ　Ｍ　ＯＳを用い゛た相補形回路
、インテリジェント化が可能となる。さらに、シリコン
酸化層１１を各半導体素子の電気的分離材として用いて
いるので、ラッチアップは発生する事なく、又、シリコ
ン酸化層１１はリーク電流に対する温度特性が良いので
高温で使用した際にもリーク電流を低減できる。
尚、本発明は上記実施例に限定される事なく、その主旨
を逸脱しない限り種々変形可能であり、例えば半導体単
結晶基板内の所定の領域に酸化層を形成する方法は以下
に説明するＦＩＰＯ３法であってもよい。第５図にＦ　
Ｉ　ＰＯ５法を用いて半導体装置を形成していく過程の
要部断面図を示す。
まず、第５図ｆａ）に示すように、例えばＰ型厚電型の
シリコン単結晶基板１０ｂ内の主表面側に、Ｎ型導電型
の拡散領域１２ｃを形成した後、第５図（ｂｌに示すよ
うに陽極化成を行ないシリコン単結晶基板１０ｂ内のＰ
壁領域のみを選択的に多孔質のｊｉｌｉｃにする。その
状態で第５図（Ｃ１に示すように、酸化を行ない多孔質
の層１１Ｃのみを選択的に酸化しシリコン酸化層ｌｉｄ
を形成する。この際、シリコン酸化層ｌｉｄの深さは拡
散領域１２Ｃが下地のシリコン単結晶基板ｔａｂから電
気的に分離されるようにする。そして、前述した実施例
と同様に拡散領域１２ｃ上にメタルシリサイド層、エピ
タキシャル層等を形成して半導体’２Ｂを構成する。
又、本発明の構成のうち、半導体エピタキシャル層内及
びその上に形成される半導体素子は０ＭＯ５，ＭＯＳ　
トランジスタに限定される事なく、裏面電極を必要とす
る全ての半導体素子、例えばバイポーラトランジスタ、
静電誘導トランジスタ（ＳＩＴ）等に通用可能である。
又、太陽電池を同一半導体単結晶基板に形成する事で制
御回路用　゛の電力供給源とする事も可能である。
又、本発明でいう基板とはシリコン単結晶基板１０に限
定される事なくセラミック基板等であってもよく、その
際には例えばセラミック基十反の主表面上に絶縁膜を形
成し、その上に部分的に多結晶シリコン層を形成し、そ
の多結晶シリコン層に熱処理を施して再結晶化して、そ
の上にメタルシリサイド層を形成するといったようにす
ればよい。
Ｃ発明の効果〕 以上述べた如く本発明の半導体装置によると、半導体エ
ピタキシャル層内及びその上部に形成される各々の半導
体素子は、絶縁層上に間隔をもって形成されているので
互いを電気的に完全に分離でき、又、電極として用いら
れる半導体金属間化合物層は各々の半導体素子にて独立
であるのでその電位を任意決定でき、したがって同一半
導体単結晶基板にＮ−ＤＭＯ３及びＰ−ＤＭＯ３が形成
可能である。しかも、ラッチアップは発生する事なく、
リーク電流を低減できるという信頼性の高い半導体装置
を提供できるという優れた効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の斜視断面図、第２図乃至第
４図は第１図における実施例の要部を形成する過程を説
明するための要部断面図、第５図はＦ　ｉ　ＰＯ５法を
用いて本発明の半導体装置を形成していく過程を説明す
るための要部断面図、第６図は従来構造の半導体装置に
形成されてＤＭＯ８の斜視断面図である。 １０・・・シリコン単結晶基板、１１・・・シリコン酸
化層、１２・・・シリコン単結晶層、１３・・・メタル
シリサイド層、２１．３１，４１．５１・・・エピタキ
シャルＭ０ 代理人弁理士　岡　　部　　　隆 酸系イ才し 第２０ 第５図

Claims (1)

  1. 【特許請求の範囲】 （１）基板と、該基板の主表面側に絶縁層を介して部分
    的に形成された半導体単結晶層と、該半導体単結晶層上
    に形成され、半導体素子の電極として用いられる単結晶
    の半導体金属間化合物層と、該半導体金属間化合物層上
    に形成され、前記半導体素子の活性層として用いられる
    半導体エピタキシャル層とを備える事を特徴とする半導
    体装置。 （２）上記基板が半導体単結晶基板であり、上記絶縁層
    が該半導体単結晶基板内の所定の領域を酸化して形成さ
    れた酸化層である特許請求の範囲第１項記載の半導体装
    置。 （３）上記半導体がシリコンである特許請求の範囲第１
    項又は第２項記載の半導体装置。（４）上記半導体エピ
    タキシャル層内及びその上部に形成される半導体素子が
    、該半導体エピタキシャル層内において縦方向の電流経
    路を有するものである特許請求の範囲第１項乃至第３項
    のいずれかに記載の半導体装置。 （５）上記半導体エピタキシャル層がＮ型導電型である
    半導体素子と、上記半導体エピタキシャル層がＰ型導電
    型である半導体素子とを同一の上記基板上に備えた特許
    請求の範囲第１項乃至第４項のいずれかに記載の半導体
    装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3921038A1 (de) * 1988-06-28 1990-01-04 Ricoh Kk Halbleitersubstrat und verfahren zu dessen herstellung
US5459346A (en) * 1988-06-28 1995-10-17 Ricoh Co., Ltd. Semiconductor substrate with electrical contact in groove

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343064A (en) * 1988-03-18 1994-08-30 Spangler Leland J Fully integrated single-crystal silicon-on-insulator process, sensors and circuits
US4987471A (en) * 1988-03-30 1991-01-22 At&T Bell Laboratories High-speed dielectrically isolated devices utilizing buried silicide regions
JPH03196567A (ja) * 1989-08-30 1991-08-28 Ricoh Co Ltd 半導体基板とその製造方法
US5310446A (en) * 1990-01-10 1994-05-10 Ricoh Company, Ltd. Method for producing semiconductor film
US5031029A (en) * 1990-04-04 1991-07-09 International Business Machines Corporation Copper device and use thereof with semiconductor devices
DE4029060C2 (de) * 1990-09-13 1994-01-13 Forschungszentrum Juelich Gmbh Verfahren zur Herstellung von Bauteilen für elektronische, elektrooptische und optische Bauelemente
US5313094A (en) * 1992-01-28 1994-05-17 International Business Machines Corportion Thermal dissipation of integrated circuits using diamond paths
DE4440362A1 (de) * 1994-11-11 1996-05-15 Telefunken Microelectron Verfahren zum Herstellen integrierter Schaltungen mit passiven Bauelementen hoher Güte
DE69523576D1 (de) * 1995-06-16 2001-12-06 St Microelectronics Srl Verfahren zur Herstellung einer Halbleiteranordnung mit selbstjustiertem Polycid
US5773151A (en) * 1995-06-30 1998-06-30 Harris Corporation Semi-insulating wafer
DE19802977A1 (de) * 1998-01-27 1999-07-29 Forschungszentrum Juelich Gmbh Verfahren zur Herstellung einer einkristallinen Schicht auf einem nicht gitterangepaßten Substrat, sowie eine oder mehrere solcher Schichten enthaltendes Bauelement
WO2001026143A1 (en) * 1999-10-04 2001-04-12 Matsushita Eletric Industrial Co., Ltd. Method of manufacturing semiconductor device
US6793731B2 (en) * 2002-03-13 2004-09-21 Sharp Laboratories Of America, Inc. Method for recrystallizing an amorphized silicon germanium film overlying silicon
DE10218381A1 (de) * 2002-04-24 2004-02-26 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer oder mehrerer einkristalliner Schichten mit jeweils unterschiedlicher Gitterstruktur in einer Ebene einer Schichtenfolge
CN100477122C (zh) * 2006-01-28 2009-04-08 联华电子股份有限公司 高压器件的场平板结构及其制造方法
US7598142B2 (en) * 2007-03-15 2009-10-06 Pushkar Ranade CMOS device with dual-epi channels and self-aligned contacts
US9159825B2 (en) 2010-10-12 2015-10-13 Silanna Semiconductor U.S.A., Inc. Double-sided vertical semiconductor device with thinned substrate
US8426258B2 (en) 2010-10-12 2013-04-23 Io Semiconductor, Inc. Vertical semiconductor device with thinned substrate
JP5663278B2 (ja) * 2010-11-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置
US9478507B2 (en) 2013-03-27 2016-10-25 Qualcomm Incorporated Integrated circuit assembly with faraday cage
US9466536B2 (en) 2013-03-27 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator integrated circuit with back side gate
US8748245B1 (en) 2013-03-27 2014-06-10 Io Semiconductor, Inc. Semiconductor-on-insulator integrated circuit with interconnect below the insulator
US10796942B2 (en) 2018-08-20 2020-10-06 Stmicroelectronics S.R.L. Semiconductor structure with partially embedded insulation region

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53144274A (en) * 1977-05-23 1978-12-15 Hitachi Ltd Semiconductor device and its manufacture
JPS5617825A (en) * 1979-07-17 1981-02-20 Shin Meiwa Ind Co Ltd Two-level stacker for transportation vehicle
JPS58166739A (ja) * 1982-03-29 1983-10-01 Hitachi Ltd 半導体装置とその製造法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59181636A (ja) * 1983-03-31 1984-10-16 Fujitsu Ltd 半導体装置
JPS60187055A (ja) * 1984-03-07 1985-09-24 Hitachi Ltd 半導体集積回路装置
US4748485A (en) * 1985-03-21 1988-05-31 Hughes Aircraft Company Opposed dual-gate hybrid structure for three-dimensional integrated circuits
US4685199A (en) * 1986-04-29 1987-08-11 Rca Corporation Method for forming dielectrically isolated PMOS, NMOS, PNP and NPN transistors on a silicon wafer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53144274A (en) * 1977-05-23 1978-12-15 Hitachi Ltd Semiconductor device and its manufacture
JPS5617825A (en) * 1979-07-17 1981-02-20 Shin Meiwa Ind Co Ltd Two-level stacker for transportation vehicle
JPS58166739A (ja) * 1982-03-29 1983-10-01 Hitachi Ltd 半導体装置とその製造法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3921038A1 (de) * 1988-06-28 1990-01-04 Ricoh Kk Halbleitersubstrat und verfahren zu dessen herstellung
US5459346A (en) * 1988-06-28 1995-10-17 Ricoh Co., Ltd. Semiconductor substrate with electrical contact in groove
US5565697A (en) * 1988-06-28 1996-10-15 Ricoh Company, Ltd. Semiconductor structure having island forming grooves
DE3921038C2 (de) * 1988-06-28 1998-12-10 Ricoh Kk Verfahren zur Herstellung eines Halbleitersubstrats bzw. Festkörperaufbaus

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