JPS5968899A - メモリ装置のパリテイ生成方式 - Google Patents
メモリ装置のパリテイ生成方式Info
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- JPS5968899A JPS5968899A JP57178286A JP17828682A JPS5968899A JP S5968899 A JPS5968899 A JP S5968899A JP 57178286 A JP57178286 A JP 57178286A JP 17828682 A JP17828682 A JP 17828682A JP S5968899 A JPS5968899 A JP S5968899A
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- Japan
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- data
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＩＣメモリを使用した記憶装置において、続
出データ部の１ビツト誤シの訂正と並行して正しいデー
タパリティビットを生成するパリティ生成方式に関する
。
出データ部の１ビツト誤シの訂正と並行して正しいデー
タパリティビットを生成するパリティ生成方式に関する
。
従来、この種の記憶装置は、第１図に示す構成となって
おり、チェックビットジェネレータ１、メモリ２、シン
ドロームジェネレータ３、デコーダ４．１ビツト誤シ訂
正器５及び読出データパリティジェネレータ１２とを有
して成る。上記メモリ２の書込側には、書込データ６と
チェックビットジェネレータ１の出力が入力されている
。一方、読出側では、シンドロームジェネレータ３に、
上記メモリ２から出力される読出データ（修正前）９と
チェックビット８とが入力され、該ジェネレータ３から
出力されるシンドロームビット１０がデコーグ４に入力
されている。そして、１ビット誤り訂正器５に、上記読
出データ（修正前）９と上記デコーダ４の出力が入力さ
れ、該訂正器５から読出データ（修正後）１１が出力さ
れる。
おり、チェックビットジェネレータ１、メモリ２、シン
ドロームジェネレータ３、デコーダ４．１ビツト誤シ訂
正器５及び読出データパリティジェネレータ１２とを有
して成る。上記メモリ２の書込側には、書込データ６と
チェックビットジェネレータ１の出力が入力されている
。一方、読出側では、シンドロームジェネレータ３に、
上記メモリ２から出力される読出データ（修正前）９と
チェックビット８とが入力され、該ジェネレータ３から
出力されるシンドロームビット１０がデコーグ４に入力
されている。そして、１ビット誤り訂正器５に、上記読
出データ（修正前）９と上記デコーダ４の出力が入力さ
れ、該訂正器５から読出データ（修正後）１１が出力さ
れる。
従来、この種の記憶装置において、読出データ部に１ビ
ツト誤シが検出された時、該誤シビットの訂正と共に、
正しいパリティビットを生成するには、上記シンドロー
ムジェネレータ３、デコーダ４及び１ビツト誤シ訂正器
５を経て訂正された読出データ１１をパリティジェネレ
ータ１２に入力することによシ行なっている。そのため
、従来のパリティ生成方式は、データビットに比し、読
出データパリティビットの出力が遅くなるという欠点が
あった。
ツト誤シが検出された時、該誤シビットの訂正と共に、
正しいパリティビットを生成するには、上記シンドロー
ムジェネレータ３、デコーダ４及び１ビツト誤シ訂正器
５を経て訂正された読出データ１１をパリティジェネレ
ータ１２に入力することによシ行なっている。そのため
、従来のパリティ生成方式は、データビットに比し、読
出データパリティビットの出力が遅くなるという欠点が
あった。
本発明は、斯かる欠点に鑑みてなされたもので、チェッ
クビットとシンドロームビットの排他的論理和をとって
続出データパリティを生成することによシ、上記欠点を
解決し、金物曾を少なくシ、シかも少ない遅延時間で該
パリティを出力するパリティ生成方式を提供するもので
ある。
クビットとシンドロームビットの排他的論理和をとって
続出データパリティを生成することによシ、上記欠点を
解決し、金物曾を少なくシ、シかも少ない遅延時間で該
パリティを出力するパリティ生成方式を提供するもので
ある。
即ち、本発明は、読出データとチェックビットとからシ
ンドロームビットを生成し、このシンドロームビットを
デコーダに入力せしめて１ビット誤りの位ｔを検出せし
め、１ビツト誤シ訂正器にて読出データのビット誤りを
訂正するよう構成したメモリ装置におけるパリティ生成
方式において、上記シンドロームビットにより、１ビツ
トｓＦ＞がデータ部にあるか否かを検出するデータ１ビ
ツトｉｂ検出器と、上記シンドロームビットとチェック
ビットとから読出データのパリティビットを発生する続
出データパリティジェネレータと、上記続出デ＝り部に
１ビット誤りが検出された時、上記続出データパリティ
ジェネレータから出力されるパリティビットを反転する
続出データパリティ訂正器とを備えて成り、続出データ
部に１ビット誤りが検出された時、該１）ビットの訂正
と並行して正しいデータパリティビットを生成するよう
構成して成るものである。
ンドロームビットを生成し、このシンドロームビットを
デコーダに入力せしめて１ビット誤りの位ｔを検出せし
め、１ビツト誤シ訂正器にて読出データのビット誤りを
訂正するよう構成したメモリ装置におけるパリティ生成
方式において、上記シンドロームビットにより、１ビツ
トｓＦ＞がデータ部にあるか否かを検出するデータ１ビ
ツトｉｂ検出器と、上記シンドロームビットとチェック
ビットとから読出データのパリティビットを発生する続
出データパリティジェネレータと、上記続出デ＝り部に
１ビット誤りが検出された時、上記続出データパリティ
ジェネレータから出力されるパリティビットを反転する
続出データパリティ訂正器とを備えて成り、続出データ
部に１ビット誤りが検出された時、該１）ビットの訂正
と並行して正しいデータパリティビットを生成するよう
構成して成るものである。
以下、本発明を図面に示す実施例に基づいて説明する。
第２図は本発明パリティ生成方式の一実施例を適用した
記憶装置を示すブロック図である。
記憶装置を示すブロック図である。
同図において本発明パリティ生成方式を備えた記憶装置
は、チェックビットジェネレータ１、メモリ２、シンド
ロームジェネレータ３、デコーダ４及び１ビット課り訂
正器５とから成るものに、更に、読出データパリティジ
ェネレータ１２と、データ１ビツト誤シ検出器１３と、
読出データハリティ訂正器１４とを備えて構成される。
は、チェックビットジェネレータ１、メモリ２、シンド
ロームジェネレータ３、デコーダ４及び１ビット課り訂
正器５とから成るものに、更に、読出データパリティジ
ェネレータ１２と、データ１ビツト誤シ検出器１３と、
読出データハリティ訂正器１４とを備えて構成される。
上記メモリ２０誓込側には、書込データ６と、チェック
ビットジェネレータ１の出力が入力されている。即ち、
書込時、図示しない中央制御装置より送出される書込デ
ータ６が、チェックビットジェネレータ１よりチェック
ビットを付加さｔ１メモリ２に書込まれる。この場合、
書込データパリティは、チェックのみに用いられ、メモ
リ２には書込まれない。
ビットジェネレータ１の出力が入力されている。即ち、
書込時、図示しない中央制御装置より送出される書込デ
ータ６が、チェックビットジェネレータ１よりチェック
ビットを付加さｔ１メモリ２に書込まれる。この場合、
書込データパリティは、チェックのみに用いられ、メモ
リ２には書込まれない。
一方、メモリ２の読出側からは、続出データ（修正前）
９とチェックビット８とが出力され、前者は１ビット誤
り訂正器５及びシンドロームジェネレータ３に入力され
、後者は該シンドロームジェネレータ３及び読出データ
パリティジェネレータ】２に入力される。このシンドロ
ームジェネレータ３から出力されるシンドロームビット
１０は、上記デコーダ４、続出データパリティジェネレ
ータ１２及びデータ１ビツト誤シ検出器１３の谷々に入
力される。そして、デコーダ４の出力は上記】ピッ゛ト
Ｓｔり訂正器５に入力されて読出データ９を修正し、該
訂正器５から読出データ（修正後）１１を出力せしめる
。又、続出データパリティジェネレータ１２及びデータ
１ビット誤り検出器１３の各出力は、読出データパリテ
ィ訂正器１４に入力されて、続出データパリティ７を出
力せしめる。
９とチェックビット８とが出力され、前者は１ビット誤
り訂正器５及びシンドロームジェネレータ３に入力され
、後者は該シンドロームジェネレータ３及び読出データ
パリティジェネレータ】２に入力される。このシンドロ
ームジェネレータ３から出力されるシンドロームビット
１０は、上記デコーダ４、続出データパリティジェネレ
ータ１２及びデータ１ビツト誤シ検出器１３の谷々に入
力される。そして、デコーダ４の出力は上記】ピッ゛ト
Ｓｔり訂正器５に入力されて読出データ９を修正し、該
訂正器５から読出データ（修正後）１１を出力せしめる
。又、続出データパリティジェネレータ１２及びデータ
１ビット誤り検出器１３の各出力は、読出データパリテ
ィ訂正器１４に入力されて、続出データパリティ７を出
力せしめる。
第３図は上記本発明に適用される、データ長１６ビツト
の場合のハミングコードの１例を示す説明図である。同
図に示すものは、データ１６ビツトとチェツ、クビット
６ビットの合計２２ビットがメモリ２に１込まれる。
の場合のハミングコードの１例を示す説明図である。同
図に示すものは、データ１６ビツトとチェツ、クビット
６ビットの合計２２ビットがメモリ２に１込まれる。
ここで、チェックビットＣＯはデータ０，１゜２ 、３
、４ 、５ 、１０ 、１４ビツト目のパリティ、Ｃ
１はデータ０，１，２，６，７，８．９ビツト目のパリ
ティ、Ｃ２はデータ０，４，６，７，８゜１３ 、１４
、１５ビツト目のパリティ、Ｃ３は５，６゜９ 、１
０ 、１１ 、１３ 、１４ 、１５ビツト目のパリテ
ィ、Ｃ４は１ 、３ 、７ 、９ 、１０ 、１１ 、
１２ 、１３ビツト目のパリティ、Ｃ５はデータ２，３
，４，５，８゜１１、 、１２ 、１５ビツト目のパリ
ティをとったものである。
、４ 、５ 、１０ 、１４ビツト目のパリティ、Ｃ
１はデータ０，１，２，６，７，８．９ビツト目のパリ
ティ、Ｃ２はデータ０，４，６，７，８゜１３ 、１４
、１５ビツト目のパリティ、Ｃ３は５，６゜９ 、１
０ 、１１ 、１３ 、１４ 、１５ビツト目のパリテ
ィ、Ｃ４は１ 、３ 、７ 、９ 、１０ 、１１ 、
１２ 、１３ビツト目のパリティ、Ｃ５はデータ２，３
，４，５，８゜１１、 、１２ 、１５ビツト目のパリ
ティをとったものである。
脱出時、読出データ９とチェックビット８をシンドロー
ムジェネレータ３に入力することによりシンドロームビ
ット１０を生成し、このシンドロームビット■０をデコ
ーダ４に入力することによシ１ビット誤シの位置、また
は２ビツトエラーであることを検出している。本発明で
はこの検出動作と同時に全シンドロームビットＩＯと全
チェックビット８のパリティをとることによシ読出デー
タのパリティを生成している。
ムジェネレータ３に入力することによりシンドロームビ
ット１０を生成し、このシンドロームビット■０をデコ
ーダ４に入力することによシ１ビット誤シの位置、また
は２ビツトエラーであることを検出している。本発明で
はこの検出動作と同時に全シンドロームビットＩＯと全
チェックビット８のパリティをとることによシ読出デー
タのパリティを生成している。
第４図は上記ハミングコードを使用した本発明パリティ
生成方式の一例の詳細を示すブロック図である。図に示
すシンドロームジェネレータ３から出力されるシンドロ
ームビット１０において、１０（ａ）はデータ０，１，
２，３，４，５゜１０ 、１４ビツト目とＣｏビットの
パリテ１′、ｔｏ（ｂ ）はデータ０，１，２，６，７
，８．９ビツト目とＣ１のパリティ、１０（ｃ）はデー
タ０．４，６，７゜８ 、１３ 、．１４ 、１５ビツ
ト目と０２のパリティ、１０（ｄ）はデ用タ５，６，９
．川、 １１ 、１３ 、 ｌ／Ｉ 、 １５ビツト目
とＣ３のパリティ、１０（ｅンはデータ１，３．７゜９
、川、 １１ 、１２ 、１３ビツト目と０４のパリテ
ィ、１０（ｆンはデータ２ 、３ 、４ 、５ 、８
、１１ 、１２ 、１５ビツト目とＣ５のパリティであ
る。
生成方式の一例の詳細を示すブロック図である。図に示
すシンドロームジェネレータ３から出力されるシンドロ
ームビット１０において、１０（ａ）はデータ０，１，
２，３，４，５゜１０ 、１４ビツト目とＣｏビットの
パリテ１′、ｔｏ（ｂ ）はデータ０，１，２，６，７
，８．９ビツト目とＣ１のパリティ、１０（ｃ）はデー
タ０．４，６，７゜８ 、１３ 、．１４ 、１５ビツ
ト目と０２のパリティ、１０（ｄ）はデ用タ５，６，９
．川、 １１ 、１３ 、 ｌ／Ｉ 、 １５ビツト目
とＣ３のパリティ、１０（ｅンはデータ１，３．７゜９
、川、 １１ 、１２ 、１３ビツト目と０４のパリテ
ィ、１０（ｆンはデータ２ 、３ 、４ 、５ 、８
、１１ 、１２ 、１５ビツト目とＣ５のパリティであ
る。
この１０（ａ）〜１０（ｆ）のシンドロームビットと全
チェックビットのパリティをとると、このパリティビッ
トＶＣはチェックビットの影響はなくなり、データ０か
ら１５ビツト目までの求める読出データパリティが求め
られる。ここで、データ部に１ビツトエラーがある場合
は、１ビツトエラー検出器１３で検出され、パリティビ
ットが反転される。
チェックビットのパリティをとると、このパリティビッ
トＶＣはチェックビットの影響はなくなり、データ０か
ら１５ビツト目までの求める読出データパリティが求め
られる。ここで、データ部に１ビツトエラーがある場合
は、１ビツトエラー検出器１３で検出され、パリティビ
ットが反転される。
なお、データが３２ビツト、６４ビツトなどの場合でも
、同様の方式で読出データパリティを生成することがで
きる。
、同様の方式で読出データパリティを生成することがで
きる。
本発明は以上説明したように、チェックビットとシンド
ロームビットによシ読出データパリティ生成をデータの
１ビツト訂正と並行して行うため、該パリティを少ない
遅延時間で出力するという効果がある。
ロームビットによシ読出データパリティ生成をデータの
１ビツト訂正と並行して行うため、該パリティを少ない
遅延時間で出力するという効果がある。
第１図は従来のパリティ生成方式を示すブロック図、第
２図は本発明パリティ生成方式の一実施例を示すブロッ
ク図、第３図は上記本発明に適用される、データ長１６
ビツトの場合のハミングコードの例を示す説明図、第４
図は上記ハミングコードを使用した本発明パリティ生成
方式の一例の詳細を示すブロック図である。 １・・・チェックビットジェネレータ ２・・・メモリ ３・・・シンドロームジェネレータ ４・・・デコーダ ５・・・１ビツト岨シ訂正
器６・・・書込データ ７・・・読出データパリテ
ィ８・・・チェックビット ９・・・読出データ（修正前） １０・・・シンドロームビット ■１・・・読出データ（イ１正後） １２・・・ｙｔ出データパリティジェネレータ１３・・
・データ１ピツ■０検出器 １４・・・読出データパリティ１丁正器出に（４人 日
本電気株式会社
２図は本発明パリティ生成方式の一実施例を示すブロッ
ク図、第３図は上記本発明に適用される、データ長１６
ビツトの場合のハミングコードの例を示す説明図、第４
図は上記ハミングコードを使用した本発明パリティ生成
方式の一例の詳細を示すブロック図である。 １・・・チェックビットジェネレータ ２・・・メモリ ３・・・シンドロームジェネレータ ４・・・デコーダ ５・・・１ビツト岨シ訂正
器６・・・書込データ ７・・・読出データパリテ
ィ８・・・チェックビット ９・・・読出データ（修正前） １０・・・シンドロームビット ■１・・・読出データ（イ１正後） １２・・・ｙｔ出データパリティジェネレータ１３・・
・データ１ピツ■０検出器 １４・・・読出データパリティ１丁正器出に（４人 日
本電気株式会社
Claims (1)
- 読出データとチェックビットとからシンドロームビット
を生成し、このシンドロームビットをデコーダに入力せ
しめて１ビツト誤シの位置を検出せしめ、１ピツ）［り
訂正器にて読出データのビット誤りを訂正するよう構成
して成る誤シ訂正機能を備えたメモリ装置におけるパリ
ティ生成方式において、上記ジントロ・−ムビットによ
）、１ビット誤りがデータ部にあるか否かを検出するデ
ータ１ビツト誤シ検出器と、上記シンドロームビットと
チェックビットとから読出データのパリティビットを発
生する読出データパリティジェネレータと、上記読出デ
ータ部に１ピツ）９４りが検出された時、上記読出デー
タパリティジェネレータから出力されるパリティビット
を反転する読出データパリティ訂正器とを備えて成シ、
読出データ部に１ビツト誤υが検出された時、該誤９ビ
ツトの訂正と並行して正しいデータパリティビットを生
成するよう構成して成ることを特徴とするメモリ装置の
パリティビット生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178286A JPS5968899A (ja) | 1982-10-13 | 1982-10-13 | メモリ装置のパリテイ生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178286A JPS5968899A (ja) | 1982-10-13 | 1982-10-13 | メモリ装置のパリテイ生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968899A true JPS5968899A (ja) | 1984-04-18 |
| JPH0418338B2 JPH0418338B2 (ja) | 1992-03-27 |
Family
ID=16045807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178286A Granted JPS5968899A (ja) | 1982-10-13 | 1982-10-13 | メモリ装置のパリテイ生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968899A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54103639A (en) * | 1978-02-01 | 1979-08-15 | Hitachi Ltd | Memory unit |
-
1982
- 1982-10-13 JP JP57178286A patent/JPS5968899A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54103639A (en) * | 1978-02-01 | 1979-08-15 | Hitachi Ltd | Memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0418338B2 (ja) | 1992-03-27 |
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