JPH0418338B2 - - Google Patents
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- Publication number
- JPH0418338B2 JPH0418338B2 JP57178286A JP17828682A JPH0418338B2 JP H0418338 B2 JPH0418338 B2 JP H0418338B2 JP 57178286 A JP57178286 A JP 57178286A JP 17828682 A JP17828682 A JP 17828682A JP H0418338 B2 JPH0418338 B2 JP H0418338B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- parity
- read data
- data
- error
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、ICメモリを使用した記憶装置にお
いて、読出データ部の１ビツト誤りの訂正と並行
して正しいデータパリテイビツトを生成するパリ
テイ生成方式に関する。
いて、読出データ部の１ビツト誤りの訂正と並行
して正しいデータパリテイビツトを生成するパリ
テイ生成方式に関する。
従来、この種の記憶装置は、第１図に示す構成
となつており、チエツクビツトジエネレータ１、
メモリ２、シンドロームジエネレータ３、デコー
ダ４、１ビツト誤り訂正器５及び読出データパリ
テイジエネレータ１２とを有して成る。上記メモ
リ２の書込側には、書込データ６とチエツクビツ
トジエネレータ１の出力が入力されている。一
方、読出側では、シンドロームジエネレータ３
に、上記メモリ２から出力される読出データ（修
正前）９とチエツクビツト８とが入力され、該ジ
エネレータ３から出力されるシンドロームビツト
１０がデコーダ４に入力されている。そして、１
ビツト誤り訂正器５に、上記読出データ（修正
前）９と上記デコーダ４の出力が入力され、該訂
正器５から読出データ（修正後）１１が出力され
る。
となつており、チエツクビツトジエネレータ１、
メモリ２、シンドロームジエネレータ３、デコー
ダ４、１ビツト誤り訂正器５及び読出データパリ
テイジエネレータ１２とを有して成る。上記メモ
リ２の書込側には、書込データ６とチエツクビツ
トジエネレータ１の出力が入力されている。一
方、読出側では、シンドロームジエネレータ３
に、上記メモリ２から出力される読出データ（修
正前）９とチエツクビツト８とが入力され、該ジ
エネレータ３から出力されるシンドロームビツト
１０がデコーダ４に入力されている。そして、１
ビツト誤り訂正器５に、上記読出データ（修正
前）９と上記デコーダ４の出力が入力され、該訂
正器５から読出データ（修正後）１１が出力され
る。
従来、この種の記憶装置において、読出データ
部に１ビツト誤りが検出された時、該誤りビツト
の訂正と共に、正しいパリテイビツトを生成する
には、上記シンドロームジエネレータ３、デコー
ダ４及び１ビツト誤り訂正器５を経て訂正された
読出データ１１をパリテイジエネレータ１２に入
力することにより行なつている。そのため、従来
のパリテイ生成方式は、データビツトに比し、読
出データパリテイビツトの出力が遅くなるという
欠点があつた。
部に１ビツト誤りが検出された時、該誤りビツト
の訂正と共に、正しいパリテイビツトを生成する
には、上記シンドロームジエネレータ３、デコー
ダ４及び１ビツト誤り訂正器５を経て訂正された
読出データ１１をパリテイジエネレータ１２に入
力することにより行なつている。そのため、従来
のパリテイ生成方式は、データビツトに比し、読
出データパリテイビツトの出力が遅くなるという
欠点があつた。
本発明は、斯かる欠点に鑑みなされたもので、
チエツクビツトとシンドロームビツトの排他的論
理和をとつて読出データパリテイを生成すること
により、上記欠点を解決し、金物量を少なくし、
しかも少ない遅延時間で該パリテイを出力するパ
リテイ生成方式を提供するものである。
チエツクビツトとシンドロームビツトの排他的論
理和をとつて読出データパリテイを生成すること
により、上記欠点を解決し、金物量を少なくし、
しかも少ない遅延時間で該パリテイを出力するパ
リテイ生成方式を提供するものである。
即ち、本発明は、読出データとチエツクビツト
とからシンドロームビツトを生成しこのシンドロ
ームビツトをデコーダに入力せしめて１ビツトの
誤りの位置を検出せしめ、１ビツト誤り訂正器に
て読出データのビツト誤りを訂正するよう構成し
たメモリ装置におけるパリテイ生成方式におい
て、上記シンドロームビツトにより、１ビツト誤
りがデータ部にあるか否かを検出するデータ１ビ
ツト誤り検出器と、上記シンドロームビツトとチ
エツクビツトとから読出データのパリテイビツト
を発生する読出データパリテイジエネレータと、
上記読出データ部に１ビツト誤りが検出された
時、上記読出データパリテイジエネレータから出
力されるパリテイビツトを反転する読出データパ
リテイ訂正器とを備えて成り、読出データ部に１
ビツト誤りが検出された時、該誤りビツトの訂正
と並行して正しいデータパリテイビツトを生成す
るよう構成して成るものである。
とからシンドロームビツトを生成しこのシンドロ
ームビツトをデコーダに入力せしめて１ビツトの
誤りの位置を検出せしめ、１ビツト誤り訂正器に
て読出データのビツト誤りを訂正するよう構成し
たメモリ装置におけるパリテイ生成方式におい
て、上記シンドロームビツトにより、１ビツト誤
りがデータ部にあるか否かを検出するデータ１ビ
ツト誤り検出器と、上記シンドロームビツトとチ
エツクビツトとから読出データのパリテイビツト
を発生する読出データパリテイジエネレータと、
上記読出データ部に１ビツト誤りが検出された
時、上記読出データパリテイジエネレータから出
力されるパリテイビツトを反転する読出データパ
リテイ訂正器とを備えて成り、読出データ部に１
ビツト誤りが検出された時、該誤りビツトの訂正
と並行して正しいデータパリテイビツトを生成す
るよう構成して成るものである。
以下、本発明を図面に示す実施例に基づいて説
明する。
明する。
第２図は本発明パリテイ生成方式の一実施例を
適用した記憶装置を示すブロツク図である。
適用した記憶装置を示すブロツク図である。
同図において本発明パリテイ生成方式を備えた
記憶装置は、チエツクビツトジエネレータ１、メ
モリ２、シンドロームジエネレータ３、デコーダ
４及び１ビツト誤り訂正器５とから成るものに、
更に、読出データパリテイジエネレータ１２と、
データ１ビツト誤り検出器１３と、読出データパ
リテイ訂正器１４とを備えて構成される。
記憶装置は、チエツクビツトジエネレータ１、メ
モリ２、シンドロームジエネレータ３、デコーダ
４及び１ビツト誤り訂正器５とから成るものに、
更に、読出データパリテイジエネレータ１２と、
データ１ビツト誤り検出器１３と、読出データパ
リテイ訂正器１４とを備えて構成される。
上記メモリ２の書込側には、書込データ６と、
チエツクビツトジエネレータ１の出力が入力され
ている。即ち、書込時、図示しない中央制御装置
より送出される書込データ６が、チエツクビツト
ジエネレータ１よりチエツクビツトを付加され、
メモリ２に書込まれる。この場合、書込データパ
リテイは、チエツクのみに用いられ、メモリ２に
は書込まれない。
チエツクビツトジエネレータ１の出力が入力され
ている。即ち、書込時、図示しない中央制御装置
より送出される書込データ６が、チエツクビツト
ジエネレータ１よりチエツクビツトを付加され、
メモリ２に書込まれる。この場合、書込データパ
リテイは、チエツクのみに用いられ、メモリ２に
は書込まれない。
一方、メモリ２の読出側からは、読出データ
（修正前）９とチエツクビツト８とが出力され、
前者は１ビツト誤り訂正器５及びシンドロームジ
エネレータ３に入力され、後者は該シンドローム
ジエネレータ３及び読出データパリテイジエネレ
ータ１２に入力される。このシンドロームジエネ
レータ３から出力されるシンドロームビツト１０
は、上記デコーダ４、読出データパリテイジエネ
レータ１２及びデータ１ビツト誤り検出器１３の
各々に入力される。そして、デコーダ４の出力は
上記１ビツト誤り訂正器５に入力されて読出デー
タ９を修正し、該訂正器５から読出データ（修正
後）１１を出力せしめる。又、読出データパリテ
イジエネレータ１２及びデータ１ビツト誤り検出
器１３の各出力は、読出データパリテイ訂正器１
４に入力されて、読出データパリテイ７を出力せ
しめる。
（修正前）９とチエツクビツト８とが出力され、
前者は１ビツト誤り訂正器５及びシンドロームジ
エネレータ３に入力され、後者は該シンドローム
ジエネレータ３及び読出データパリテイジエネレ
ータ１２に入力される。このシンドロームジエネ
レータ３から出力されるシンドロームビツト１０
は、上記デコーダ４、読出データパリテイジエネ
レータ１２及びデータ１ビツト誤り検出器１３の
各々に入力される。そして、デコーダ４の出力は
上記１ビツト誤り訂正器５に入力されて読出デー
タ９を修正し、該訂正器５から読出データ（修正
後）１１を出力せしめる。又、読出データパリテ
イジエネレータ１２及びデータ１ビツト誤り検出
器１３の各出力は、読出データパリテイ訂正器１
４に入力されて、読出データパリテイ７を出力せ
しめる。
第３図は上記本発明に適用される、データ長16
ビツトの場合のハミングコートの１例を示す説明
図である。同図に示すものは、データ16ビツトと
チエツクビツト６ビツトの合計22ビツトがメモリ
２に書込まれる。
ビツトの場合のハミングコートの１例を示す説明
図である。同図に示すものは、データ16ビツトと
チエツクビツト６ビツトの合計22ビツトがメモリ
２に書込まれる。
ここで、チエツクビツトC0はデータ０、１、
２、３、４、５、10、14ビツト目のパリテイ、
C1はデータ０、１、２、６、７、８、９ビツト
目のパリテイ、C2はデータ０、４、６、７、８、
13、14、15ビツト目のパリテイ、C3は５、６、
９、10、11、13、14、15ビツト目のパリテイ、
C4は１、３、７、９、10、11、12、13ビツト目
のパリテイ、C5はデータ２、３、４、５、８、
11、12、15ビツト目のパリテイをとつたものであ
る。
２、３、４、５、10、14ビツト目のパリテイ、
C1はデータ０、１、２、６、７、８、９ビツト
目のパリテイ、C2はデータ０、４、６、７、８、
13、14、15ビツト目のパリテイ、C3は５、６、
９、10、11、13、14、15ビツト目のパリテイ、
C4は１、３、７、９、10、11、12、13ビツト目
のパリテイ、C5はデータ２、３、４、５、８、
11、12、15ビツト目のパリテイをとつたものであ
る。
読出時、読出データ９とチエツクビツト８をシ
ンドロームジエネレータ３に入力することにより
シンドロームビツト１０を生成し、このシンドロ
ームビツト１０をデコーダ４に入力することによ
り１ビツト誤りの位置、または２ビツトエラーで
あることを検出している。本発明ではこの検出動
作と同時に全シンドロームビツト１０と全チエツ
クビツト８のパリテイをとることにより読出デー
タのパリテイを生成している。
ンドロームジエネレータ３に入力することにより
シンドロームビツト１０を生成し、このシンドロ
ームビツト１０をデコーダ４に入力することによ
り１ビツト誤りの位置、または２ビツトエラーで
あることを検出している。本発明ではこの検出動
作と同時に全シンドロームビツト１０と全チエツ
クビツト８のパリテイをとることにより読出デー
タのパリテイを生成している。
第４図は上記ハミングコートを使用した本発明
パリテイ生成方式の一例の詳細を示すブロツク図
である。図に示すシンドロームジエネレータ３か
ら出力されるシンドロームビツト１０において、
１０ａはデータ０、１、２、３、４、５、10、14
ビツト目とC0ビツトのパリテイ、１０ｂはデー
タ０、１、２、６、７、８、９ビツト目とC1の
パリテイ、１０ｃはデータ０、４、６、７、８、
13、14、15ビツト目とC2のパリテイ、１０ｄは
データ５、６、９、10、11、13、14、15ビツト目
とC3のパリテイ、１０ｅはデータ１、３、７、
９、10、11、12、13ビツト目とC4のパリテイ、
１０ｆはデータ２、３、４、５、８、11、12、15
ビツト目とC5のパリテイである。
パリテイ生成方式の一例の詳細を示すブロツク図
である。図に示すシンドロームジエネレータ３か
ら出力されるシンドロームビツト１０において、
１０ａはデータ０、１、２、３、４、５、10、14
ビツト目とC0ビツトのパリテイ、１０ｂはデー
タ０、１、２、６、７、８、９ビツト目とC1の
パリテイ、１０ｃはデータ０、４、６、７、８、
13、14、15ビツト目とC2のパリテイ、１０ｄは
データ５、６、９、10、11、13、14、15ビツト目
とC3のパリテイ、１０ｅはデータ１、３、７、
９、10、11、12、13ビツト目とC4のパリテイ、
１０ｆはデータ２、３、４、５、８、11、12、15
ビツト目とC5のパリテイである。
この１０ａ〜１０ｆのシンドロームビツトと全
チエツクビツトのパリテイをとると、このパリテ
イビツトにはチエツクビツトの影響はなくなり、
データ０から15ビツト目までの求める読出データ
パリテイが求められる。ここで、データ部に１ビ
ツトエラーがある場合は、１ビツトエラー検出器
１３で検出され、パリテイビツトが反転される。
チエツクビツトのパリテイをとると、このパリテ
イビツトにはチエツクビツトの影響はなくなり、
データ０から15ビツト目までの求める読出データ
パリテイが求められる。ここで、データ部に１ビ
ツトエラーがある場合は、１ビツトエラー検出器
１３で検出され、パリテイビツトが反転される。
なお、データが32ビツト、64ビツトなどの場合
でも、同様の方式で読出データパリテイを生成す
ることができる。
でも、同様の方式で読出データパリテイを生成す
ることができる。
本発明は以上説明したように、チエツクビツト
シンドロームとビツトにより読出データパリテイ
生成をデータの１ビツト訂正と並行して行うた
め、該パリテイを少ない遅延時間で出力するとい
う効果がある。
シンドロームとビツトにより読出データパリテイ
生成をデータの１ビツト訂正と並行して行うた
め、該パリテイを少ない遅延時間で出力するとい
う効果がある。
第１図は従来のパリテイ生成方式を示すブロツ
ク図、第２図は本発明パリテイ生成方式の一実施
例を示すブロツク図、第３図は上記本発明に適用
される、データ長16ビツトの場合のハミングコー
ドの例を示す説明図、第４図は上記ハミングコー
ドを使用した本発明パリテイ生成方式の一例の詳
細を示すブロツク図である。 １……チエツクビツトジエネレータ、２……メ
モリ、３……シンドロームジエネレータ、４……
デコーダ、５……１ビツト誤り訂正器、６……書
込データ、７……読出データパリテイ、８……チ
エツクビツト、９……読出データ（修正前）、１
０……シンドロームビツト、１１……読出データ
（修正後）、１２……読出データパリテイジエネレ
ータ、１３……データ１ビツト誤り検出器、１４
……読出データパリテイ訂正器。
ク図、第２図は本発明パリテイ生成方式の一実施
例を示すブロツク図、第３図は上記本発明に適用
される、データ長16ビツトの場合のハミングコー
ドの例を示す説明図、第４図は上記ハミングコー
ドを使用した本発明パリテイ生成方式の一例の詳
細を示すブロツク図である。 １……チエツクビツトジエネレータ、２……メ
モリ、３……シンドロームジエネレータ、４……
デコーダ、５……１ビツト誤り訂正器、６……書
込データ、７……読出データパリテイ、８……チ
エツクビツト、９……読出データ（修正前）、１
０……シンドロームビツト、１１……読出データ
（修正後）、１２……読出データパリテイジエネレ
ータ、１３……データ１ビツト誤り検出器、１４
……読出データパリテイ訂正器。
Claims (1)
- １ 読出データとチエツクビツトとからシンドロ
ームビツトを生成し、このシンドロームビツトを
デコーダに入力せしめて１ビツト誤りの位置を検
出せしめ、１ビツト誤り訂正器にて読出データの
ビツト誤りを訂正するよう構成して成る誤り訂正
機能を備えたメモリ装置におけるパリテイ生成方
式において、上記シンドロームビツトにより、１
ビツト誤りがデータ部にあるか否かを検出するデ
ータ１ビツト誤り検出器と、上記シンドロームビ
ツトとチエツクビツトとから読出データのパリテ
イビツトを発生する読出データパリテイジエネレ
ータと、上記読出データ部に１ビツト誤りが検出
された時、上記読出データパリテイジエネレータ
から出力されるパリテイビツトを反転する読出デ
ータパリテイ訂正器とを備えて成り、読出データ
部に１ビツト誤りが検出された時、該誤りビツト
の訂正と並行して正しいデータパリテイビツトを
生成するよう構成して成ることを特徴とするメモ
リ装置のパリテイビツト生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178286A JPS5968899A (ja) | 1982-10-13 | 1982-10-13 | メモリ装置のパリテイ生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178286A JPS5968899A (ja) | 1982-10-13 | 1982-10-13 | メモリ装置のパリテイ生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968899A JPS5968899A (ja) | 1984-04-18 |
| JPH0418338B2 true JPH0418338B2 (ja) | 1992-03-27 |
Family
ID=16045807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178286A Granted JPS5968899A (ja) | 1982-10-13 | 1982-10-13 | メモリ装置のパリテイ生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968899A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54103639A (en) * | 1978-02-01 | 1979-08-15 | Hitachi Ltd | Memory unit |
-
1982
- 1982-10-13 JP JP57178286A patent/JPS5968899A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5968899A (ja) | 1984-04-18 |
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