JPS5968974A - Ｍｉｓ半導体装置 - Google Patents
Ｍｉｓ半導体装置Info
- Publication number
- JPS5968974A JPS5968974A JP57179403A JP17940382A JPS5968974A JP S5968974 A JPS5968974 A JP S5968974A JP 57179403 A JP57179403 A JP 57179403A JP 17940382 A JP17940382 A JP 17940382A JP S5968974 A JPS5968974 A JP S5968974A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- layer
- polycrystalline
- refractory metal
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＰチャネルおよびＮチャネルの両ＭＯＳトラン
ジスタを有する半導体装置のゲート構造の改良に関する
ものである。
ジスタを有する半導体装置のゲート構造の改良に関する
ものである。
従来例の構成とその問題点
半導体装置はますます高密度化す々わち微細化される傾
向にあり、そのための様々な問題が明らかになってきて
いる。その問題点のひとつとして、従来用いられてきた
多結晶Ｓｉゲートではゲート材料である多結晶Ｓｉの抵
抗が高いため微細化に対して配線遅延をもたらすという
ことがある。この配線遅延についてはゲート材料を多結
晶Ｓｉからより低抵抗である高融点金属あるいは高融点
金属シリサイドあるいはこれらと多結晶Ｓｉとの２層構
造に置き換えることにより改善が図られている。
向にあり、そのための様々な問題が明らかになってきて
いる。その問題点のひとつとして、従来用いられてきた
多結晶Ｓｉゲートではゲート材料である多結晶Ｓｉの抵
抗が高いため微細化に対して配線遅延をもたらすという
ことがある。この配線遅延についてはゲート材料を多結
晶Ｓｉからより低抵抗である高融点金属あるいは高融点
金属シリサイドあるいはこれらと多結晶Ｓｉとの２層構
造に置き換えることにより改善が図られている。
一方、ＰチャネルおよびＮチャネルの両ＭＯＳトランジ
スタを有する半導体装置では、微細化が直接側々のトラ
ンジスタ特性に影響を与えるショートチャネル効果やバ
ンチスルー現象が問題となっている。これらの問題をま
ず現在主に用いられているｎ 拡散された多結晶Ｓｉゲ
ートの半導体装置について述べる。現在Ｐチャネルのソ
ース。
スタを有する半導体装置では、微細化が直接側々のトラ
ンジスタ特性に影響を与えるショートチャネル効果やバ
ンチスルー現象が問題となっている。これらの問題をま
ず現在主に用いられているｎ 拡散された多結晶Ｓｉゲ
ートの半導体装置について述べる。現在Ｐチャネルのソ
ース。
ドレインの拡散はＢのイオン注入および熱処理に十
よって形成される。このＢによるＰ 層の拡散深さは、
Ｎチャネルの人ＳによるＮ 層の拡散深さに比へて、Ｂ
の拡散係数が太きいために深くなる。
Ｎチャネルの人ＳによるＮ 層の拡散深さに比へて、Ｂ
の拡散係数が太きいために深くなる。
一般に拡散深さが深いと拡散層からの空乏層の拡がりが
大きくなる。そのだめにチャネル長が短かくなるとしき
い値電圧が低下するショートチャネル効果あるいはドレ
イン側の空乏層がソース側の空乏層とつ々がってゲート
電圧で電流が制御できなくなるパンチスルー現象を生じ
やすくなる。Ｐチャネルの上記効果、現象がＮチャネル
に比べて顕著に現われ問題となっているのが現状である
。
大きくなる。そのだめにチャネル長が短かくなるとしき
い値電圧が低下するショートチャネル効果あるいはドレ
イン側の空乏層がソース側の空乏層とつ々がってゲート
電圧で電流が制御できなくなるパンチスルー現象を生じ
やすくなる。Ｐチャネルの上記効果、現象がＮチャネル
に比べて顕著に現われ問題となっているのが現状である
。
これを解決するには、それぞれいくつかの方法が考えら
れるが、両者に共通した方法としては基板の不純物濃度
を高くする方法がある。しかしながら、しきい値電圧を
制御するという点から単に基板濃度を高くすることはで
きず、チャネル領域の不純物濃度を大きく変化させるこ
とはできない。
れるが、両者に共通した方法としては基板の不純物濃度
を高くする方法がある。しかしながら、しきい値電圧を
制御するという点から単に基板濃度を高くすることはで
きず、チャネル領域の不純物濃度を大きく変化させるこ
とはできない。
ただし、Ｐチャネルに関しては、ゲート材料の仕事関数
を大きくすると、しきい値電圧を制御しかつ基板の不純
物濃度を高くすることができる。
を大きくすると、しきい値電圧を制御しかつ基板の不純
物濃度を高くすることができる。
次に先に述べた配線遅延の軽減を目的としてゲート材料
にＭｏ５ｉｚを用いた半導体装置について述べる。Ｍｏ
Ｓｉ２はＮ拡散された多結晶Ｓｉより約０，５６Ｖ仕事
関数が大きい。したがってＮチャネルトランジスタでは
しきい値電圧が約０．６ｖ高くなり、Ｐチャネルトラン
ジスタでは約ｏ、ｅ＞ Ｖ低くなる。これらのしきい値
電圧は調整する必要があるが、Ｐチャネルについてはゲ
ート材料の仕事関数が大きいために上記の如く好ましい
傾向となる。ところがＮチャネルについてはしきい値電
圧を調整することが実質的に基板の不純物濃度を下げる
こととなり、ショートチャネル効果やパンチスルー現象
を増長させる傾向と々る。
にＭｏ５ｉｚを用いた半導体装置について述べる。Ｍｏ
Ｓｉ２はＮ拡散された多結晶Ｓｉより約０，５６Ｖ仕事
関数が大きい。したがってＮチャネルトランジスタでは
しきい値電圧が約０．６ｖ高くなり、Ｐチャネルトラン
ジスタでは約ｏ、ｅ＞ Ｖ低くなる。これらのしきい値
電圧は調整する必要があるが、Ｐチャネルについてはゲ
ート材料の仕事関数が大きいために上記の如く好ましい
傾向となる。ところがＮチャネルについてはしきい値電
圧を調整することが実質的に基板の不純物濃度を下げる
こととなり、ショートチャネル効果やパンチスルー現象
を増長させる傾向と々る。
以上で述べてきたように、Ｎ 拡散された多結晶Ｓｉ
をゲート材料とする場合にばＰチャネル側がショートチ
ャネル効果やパンチスルー現象に対して不利と々るのに
対し、ＭｏＳｉ２のようにＮ＋拡散された多結晶Ｓｉよ
り仕事関数の大きいゲート材料を用いる場合にはＮチャ
ネル側が不利になる。
をゲート材料とする場合にばＰチャネル側がショートチ
ャネル効果やパンチスルー現象に対して不利と々るのに
対し、ＭｏＳｉ２のようにＮ＋拡散された多結晶Ｓｉよ
り仕事関数の大きいゲート材料を用いる場合にはＮチャ
ネル側が不利になる。
発明の目的
本発明は上記に述べた問題点について考慮し、素子の微
細化に対してショートチャネル効果やパンチスルー現象
の軽減を図った高密度・高速度半導体装置を提供するこ
とを目的とする。
細化に対してショートチャネル効果やパンチスルー現象
の軽減を図った高密度・高速度半導体装置を提供するこ
とを目的とする。
発明の構成
本発明は、一層あるいは複数層のゲート構造を有し、ゲ
ート絶縁膜に接する層をＰチャネルトランジスタではＮ
拡散された多結晶Ｓｉ より仕事関数の大きい高融
点金属あるいは高融点金属シリ十 サイドとし、ＮチャネルトランジスタではＮ 拡散され
た多結晶Ｓｉとすることにより製造工程への適用が容易
でかつ半導体装置を上記の目的に即して高性能化するも
のである。
ート絶縁膜に接する層をＰチャネルトランジスタではＮ
拡散された多結晶Ｓｉ より仕事関数の大きい高融
点金属あるいは高融点金属シリ十 サイドとし、ＮチャネルトランジスタではＮ 拡散され
た多結晶Ｓｉとすることにより製造工程への適用が容易
でかつ半導体装置を上記の目的に即して高性能化するも
のである。
実施例の説明
図は本発明の実施例で、Ｐウェル型ＣＭＯ３ＬＳＩのＰ
チャネルトランジスターとＮチャネルトランジスタ２の
それぞれリース、ドレイン拡散工程後までの断面図を示
している。
チャネルトランジスターとＮチャネルトランジスタ２の
それぞれリース、ドレイン拡散工程後までの断面図を示
している。
以下にこの実施例について工程を追って説明する。まず
Ｎ型基板３上にＰウェル拡散層４を形成した後、フィー
ルド酸化膜６を形成する。次にしきい値電圧制御用のイ
オン注入を行ない、ゲート酸化膜６を形成する。以上は
通常の０ＭＯ８ＬＳＩの製造工程と同様である。次に基
板上全面に多結晶Ｓ１膜をＣＶＤ法により形成しＮ 拡
散を行な＋ い、たとえば膜厚１ｏｏｏＡのＮ 拡散された多結晶Ｓ
ｉ層７を形成する。次にＰウェル４形成のだめのフォト
マスクを利用することによりＰウェル４上の多結晶Ｓｉ
層７の上にのみレジストを残し、Ｐチャネルトラフ２フ
４１部分の多結晶Ｓ１層をＣＦ４＋ ０２ガスのプラズ
マにより除去する。
Ｎ型基板３上にＰウェル拡散層４を形成した後、フィー
ルド酸化膜６を形成する。次にしきい値電圧制御用のイ
オン注入を行ない、ゲート酸化膜６を形成する。以上は
通常の０ＭＯ８ＬＳＩの製造工程と同様である。次に基
板上全面に多結晶Ｓ１膜をＣＶＤ法により形成しＮ 拡
散を行な＋ い、たとえば膜厚１ｏｏｏＡのＮ 拡散された多結晶Ｓ
ｉ層７を形成する。次にＰウェル４形成のだめのフォト
マスクを利用することによりＰウェル４上の多結晶Ｓｉ
層７の上にのみレジストを残し、Ｐチャネルトラフ２フ
４１部分の多結晶Ｓ１層をＣＦ４＋ ０２ガスのプラズ
マにより除去する。
続いてレジストを除去した後、スパッタ法あるいは電子
ビーム蒸着法により、たとえば膜ＪＦ９Ｅ２００ＯＡの
高融点金属あるいは高融点金属シリサイド層たとえばＭ
ｏＳｉ２層８を形成する。
ビーム蒸着法により、たとえば膜ＪＦ９Ｅ２００ＯＡの
高融点金属あるいは高融点金属シリサイド層たとえばＭ
ｏＳｉ２層８を形成する。
以上の工程でＰウェル４上にはＮ＋拡散された多結晶Ｓ
１とＭｏＳｉ２の２層構造、その他の基板上でばＭｏＳ
ｉ２の１層構造が形成される。（この時、Ｐ、Ｎ別々に
フォトマスクを使えば、各々、Ｍｏ Ｓ ｉ２ と結晶
＄１の一層構造とカる。）次にゲートパターンをレジス
トにより形成してＭｏＳｉ２層８と多結晶Ｓｉ層７を同
時にＣＦ４＋０２ガスのプラズマでエツチングする。さ
らにＰチャネルトランジスタのソース、ドレイン拡散層
９、Ｎチャネルトランジスタのソース、ドレイン拡散層
１０を形成すると第１図に示される状態となる。
１とＭｏＳｉ２の２層構造、その他の基板上でばＭｏＳ
ｉ２の１層構造が形成される。（この時、Ｐ、Ｎ別々に
フォトマスクを使えば、各々、Ｍｏ Ｓ ｉ２ と結晶
＄１の一層構造とカる。）次にゲートパターンをレジス
トにより形成してＭｏＳｉ２層８と多結晶Ｓｉ層７を同
時にＣＦ４＋０２ガスのプラズマでエツチングする。さ
らにＰチャネルトランジスタのソース、ドレイン拡散層
９、Ｎチャネルトランジスタのソース、ドレイン拡散層
１０を形成すると第１図に示される状態となる。
０ＭＯ３ＬＳＩの完成には、この後通常の０ＭＯ３ＬＳ
Ｉの製造工程と同様に絶縁膜形成、コンタクト孔形成、
アルミ配線形成、パッシベーション膜形成と続く。
Ｉの製造工程と同様に絶縁膜形成、コンタクト孔形成、
アルミ配線形成、パッシベーション膜形成と続く。
以上の実施例によれば、Ｐチャネルトランジスタのゲー
トはＭｏＳｉ２ の１層構造、Ｎチャネルトランジスタ
のゲートはＭｏＳｉ ２と多結晶Ｓｉとの２層構造とな
り、ＭＯＳ）ランジスクのゲートの仕事関数はＰチャネ
ルではＭｏＳｉ２により、ＮチャネルではＮ＋拡散され
た多結晶Ｓｉにより決定される。
トはＭｏＳｉ２ の１層構造、Ｎチャネルトランジスタ
のゲートはＭｏＳｉ ２と多結晶Ｓｉとの２層構造とな
り、ＭＯＳ）ランジスクのゲートの仕事関数はＰチャネ
ルではＭｏＳｉ２により、ＮチャネルではＮ＋拡散され
た多結晶Ｓｉにより決定される。
なお、本実施例において多結晶Ｓｉ層７の膜厚は仕事関
数が保存される膜厚であればよく、本発明者らの実験で
は６００人もあればよいことが分っている。またＭｏＳ
ｉ２の膜厚けＬＳＩの動作速度の要求に応じて変化させ
ることができる。抵抗へ 値からみれば１０００Ａもあればよい。また、本実施例
においてはＮ 拡散された多結晶Ｓ１より仕事関数の大
きい高融点金属あるいは高融点金属シリサイドとしてＭ
ｏＳｉ２を用いたが、この他に”＋ ＷＩ ＷＳｉ２
等も使用しても同様の効果が得られる。この時、Ｍｏ＋
Ｗの場合は膜厚を６０ＯＡと薄くしても抵抗は十分低く
、今後の高密度高集積化テバイスにも適している。
数が保存される膜厚であればよく、本発明者らの実験で
は６００人もあればよいことが分っている。またＭｏＳ
ｉ２の膜厚けＬＳＩの動作速度の要求に応じて変化させ
ることができる。抵抗へ 値からみれば１０００Ａもあればよい。また、本実施例
においてはＮ 拡散された多結晶Ｓ１より仕事関数の大
きい高融点金属あるいは高融点金属シリサイドとしてＭ
ｏＳｉ２を用いたが、この他に”＋ ＷＩ ＷＳｉ２
等も使用しても同様の効果が得られる。この時、Ｍｏ＋
Ｗの場合は膜厚を６０ＯＡと薄くしても抵抗は十分低く
、今後の高密度高集積化テバイスにも適している。
発明の効果
以上のように、本発明はＭＩＳ ）ランジスタのゲート
としての仕事関数をＰチャネルではＮ 拡散された多結
晶Ｓｉより高い仕事関数をもつ高融点金属あるいは高融
点金属シリサイドにより設定し、ＮチャネルではＮ 拡
散された多結晶Ｓｉにより設定することにより、それぞ
れのチャネルの基板濃度を好ましい方向に改善せしめ微
細化に際してのショートチャネル効果やパンチスルー現
象の軽減を図ることを可能にするものである。また、高
融点金属あるいは高融点金属シリサイドをゲート材料と
してもつことによって配線遅延の減少をもたらし半導体
装置の高速化を図ることはいうまでもない。
としての仕事関数をＰチャネルではＮ 拡散された多結
晶Ｓｉより高い仕事関数をもつ高融点金属あるいは高融
点金属シリサイドにより設定し、ＮチャネルではＮ 拡
散された多結晶Ｓｉにより設定することにより、それぞ
れのチャネルの基板濃度を好ましい方向に改善せしめ微
細化に際してのショートチャネル効果やパンチスルー現
象の軽減を図ることを可能にするものである。また、高
融点金属あるいは高融点金属シリサイドをゲート材料と
してもつことによって配線遅延の減少をもたらし半導体
装置の高速化を図ることはいうまでもない。
図は本発明の一実施例にがかるＰウェル型０ＮＯ３ＬＳ
ＩのＰチャネルおよびＮチャネルの両トランジスタのソ
ース、ドレイン拡散工程後までの断面図である。 １・・・・・・Ｐチャネルトランジスタ、２・・・・・
・Ｎチャ＋ ネルトランジスタ、３・・・・・・半導体基板、７・・
・・・・Ｎ拡散された多結晶Ｓｉ層、８・・・・・・高
融点金属あるいは高融点金属シリサイド層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１
月 ２
ＩのＰチャネルおよびＮチャネルの両トランジスタのソ
ース、ドレイン拡散工程後までの断面図である。 １・・・・・・Ｐチャネルトランジスタ、２・・・・・
・Ｎチャ＋ ネルトランジスタ、３・・・・・・半導体基板、７・・
・・・・Ｎ拡散された多結晶Ｓｉ層、８・・・・・・高
融点金属あるいは高融点金属シリサイド層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１
月 ２
Claims (2)
- （１）半導体基板上に、ＰチャネルおよびＮチャネルの
両ＭＩＳ ）ランジスタを有し、ゲート構造が一層ある
いは複数層構造をなし、この構造のゲート絶縁膜に接す
る層を前記Ｐチ°ヤネルトランジスタではＮ 拡散され
た多結晶シリコンより仕事関係の大きい高融点金属ある
いは高融点金属シリサイドとし、前記Ｎチャネルトラン
ジスタではＮ 拡散された多結晶シリコンとしたことを
特徴とするＭＩＳ半導体装置。 - （２）Ｎ 拡散された多結晶シリコン上に、高融点金
属あるいは高融点金属シリサイドを積層したことを特徴
とする特許請求の範囲第１項に記載のＭＩＳ半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179403A JPS5968974A (ja) | 1982-10-12 | 1982-10-12 | Ｍｉｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179403A JPS5968974A (ja) | 1982-10-12 | 1982-10-12 | Ｍｉｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5968974A true JPS5968974A (ja) | 1984-04-19 |
Family
ID=16065252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57179403A Pending JPS5968974A (ja) | 1982-10-12 | 1982-10-12 | Ｍｉｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968974A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269664A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 相補ｍｏｓ型半導体装置 |
| JPS63237444A (ja) * | 1987-03-25 | 1988-10-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2003142601A (ja) * | 2001-11-01 | 2003-05-16 | Hynix Semiconductor Inc | 半導体素子のｃｍｏｓ及びその製造方法 |
| JP2004503932A (ja) * | 2000-06-12 | 2004-02-05 | モトローラ・インコーポレイテッド | Ｃｍｏｓプロセスのためのデュアルメタルゲートトランジスタ |
| WO2009157114A1 (ja) * | 2008-06-24 | 2009-12-30 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1982
- 1982-10-12 JP JP57179403A patent/JPS5968974A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269664A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 相補ｍｏｓ型半導体装置 |
| JPS63237444A (ja) * | 1987-03-25 | 1988-10-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2004503932A (ja) * | 2000-06-12 | 2004-02-05 | モトローラ・インコーポレイテッド | Ｃｍｏｓプロセスのためのデュアルメタルゲートトランジスタ |
| JP2003142601A (ja) * | 2001-11-01 | 2003-05-16 | Hynix Semiconductor Inc | 半導体素子のｃｍｏｓ及びその製造方法 |
| WO2009157114A1 (ja) * | 2008-06-24 | 2009-12-30 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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