JPS5969973A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5969973A JPS5969973A JP57181110A JP18111082A JPS5969973A JP S5969973 A JPS5969973 A JP S5969973A JP 57181110 A JP57181110 A JP 57181110A JP 18111082 A JP18111082 A JP 18111082A JP S5969973 A JPS5969973 A JP S5969973A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に二１訪を体層をゲート絶縁層
として備えた絶縁ゲート型電界効果トランジスタからな
る不揮発性半導体記憶装置の記憶保持特性の改善に関す
るものである。
として備えた絶縁ゲート型電界効果トランジスタからな
る不揮発性半導体記憶装置の記憶保持特性の改善に関す
るものである。
ゲート絶縁層が二重誘電体構造をイｊする絶縁ゲート型
電界効果トランジスタからなる不揮発性記憶装置は、浮
遊ゲート構造を４Ｊする絶縁ゲート型竜界効釆トランジ
スタからなる不揮発性記憶装置では紫外線による全ピッ
ト同時消去のみが可能であるに対し、１ビツトあるいは
１ワード毎に′ル、気的に書き換えが可能であることか
ら、極めて有用なものである。
電界効果トランジスタからなる不揮発性記憶装置は、浮
遊ゲート構造を４Ｊする絶縁ゲート型竜界効釆トランジ
スタからなる不揮発性記憶装置では紫外線による全ピッ
ト同時消去のみが可能であるに対し、１ビツトあるいは
１ワード毎に′ル、気的に書き換えが可能であることか
ら、極めて有用なものである。
ここで、二１誘電体ケート絶縁層とは、半導体基板表面
に形成された電子ないし止孔に対する捕獲中心密度の極
めて小さい第１の６を体１曽と、該第１の誘電体層表面
を櫟うように形成された電子ないし正孔に対する捕獲中
心密度の大きな第２の誘電体層とからなっておシ、第２
の誘電体Ｎは電性（電子または正孔）蓄積・保持層とし
て働らき、第１の誘電体層は電荷のソースおよびシンク
である半導体基板と第２の誘電体層との間の障壁として
働らいている。第１の誘１ｂ、体層（障壁）の厚さは、
電荷が直接トンネル効果で辿り抜けることのできるよう
に１通常１５乃至３ｏＸと極めて薄いものがハＪいられ
ている。
に形成された電子ないし止孔に対する捕獲中心密度の極
めて小さい第１の６を体１曽と、該第１の誘電体層表面
を櫟うように形成された電子ないし正孔に対する捕獲中
心密度の大きな第２の誘電体層とからなっておシ、第２
の誘電体Ｎは電性（電子または正孔）蓄積・保持層とし
て働らき、第１の誘電体層は電荷のソースおよびシンク
である半導体基板と第２の誘電体層との間の障壁として
働らいている。第１の誘１ｂ、体層（障壁）の厚さは、
電荷が直接トンネル効果で辿り抜けることのできるよう
に１通常１５乃至３ｏＸと極めて薄いものがハＪいられ
ている。
上記の二連誘電体層をゲート絶縁層として備えた絶縁ゲ
ート型軍界効朱トランジスタとして最も一般的ナモノＩ
ｄ、、ＭＮＯ８ＦＢ’Ｊ’、ＪＩＩｐ チ、ゲー ト絶
ｍ層の第１の＠電体層として熱酸化にょる５ｉｎ２層を
、第２の誘電体層としてＣＶＤ法にょる８４．Ｎ。
ート型軍界効朱トランジスタとして最も一般的ナモノＩ
ｄ、、ＭＮＯ８ＦＢ’Ｊ’、ＪＩＩｐ チ、ゲー ト絶
ｍ層の第１の＠電体層として熱酸化にょる５ｉｎ２層を
、第２の誘電体層としてＣＶＤ法にょる８４．Ｎ。
膜をそれぞれ用いた電界効果トランジスタである。
また、ＦＥ ＴにはＰチャンネル型とＮチャンネル型と
があるが、以下、Ｐチャンネル型ＭＮＯ８ＦＥ’Ｌ’を
例に皐げて説明する。
があるが、以下、Ｐチャンネル型ＭＮＯ８ＦＥ’Ｌ’を
例に皐げて説明する。
Ｐチャンネル型ＭＮＯ８ＦＥＴのゲート電極（Ａｌ）に
基板（Ｎ型Ｓｉ）に対して十分な大きさの負の電圧パル
スを印加すると、Ｎ型Ｓｉ基板表面はＰ型に反転し、Ｐ
型反転層内の多数キャリアである正孔が薄い８ｉ０．層
を直接トンネル効果にょシ通過してＳ ｉ３Ｎ、層内に
注入され、Ｓｉ３Ｎ４層中の止孔に対する捕獲中心に捕
獲δれる。この結果、ゲート絶縁Ｔｆｒ４内に正の電り
ｊが蓄積されることとなり、ｌ！’ＥＴの閾値電圧は負
の方向に変化する。Ｓ ｉ、 Ｎ、層中の正孔に対する
捕獲中心密度は空間的に均一であると考えてよいが、こ
の場合負電圧パルス印加直後の捕獲された正孔の密度分
布は、第１図に示すようにＳ １ｏ２−８ ｉ、 Ｎ、
界曲力・らＳｉ、Ｎ、Ｊ酸中に若干入ったところにピー
クを企し、ゲート札、極（Ａｌ竜惨）方向にかけて徐々
に減少している。この捕獲さオシだ正孔′＆１度分布か
卸掲ざ７’Ｌる限り、閾値市５圧は変動することなく、
永遠に記憶は＆持き才しる。
基板（Ｎ型Ｓｉ）に対して十分な大きさの負の電圧パル
スを印加すると、Ｎ型Ｓｉ基板表面はＰ型に反転し、Ｐ
型反転層内の多数キャリアである正孔が薄い８ｉ０．層
を直接トンネル効果にょシ通過してＳ ｉ３Ｎ、層内に
注入され、Ｓｉ３Ｎ４層中の止孔に対する捕獲中心に捕
獲δれる。この結果、ゲート絶縁Ｔｆｒ４内に正の電り
ｊが蓄積されることとなり、ｌ！’ＥＴの閾値電圧は負
の方向に変化する。Ｓ ｉ、 Ｎ、層中の正孔に対する
捕獲中心密度は空間的に均一であると考えてよいが、こ
の場合負電圧パルス印加直後の捕獲された正孔の密度分
布は、第１図に示すようにＳ １ｏ２−８ ｉ、 Ｎ、
界曲力・らＳｉ、Ｎ、Ｊ酸中に若干入ったところにピー
クを企し、ゲート札、極（Ａｌ竜惨）方向にかけて徐々
に減少している。この捕獲さオシだ正孔′＆１度分布か
卸掲ざ７’Ｌる限り、閾値市５圧は変動することなく、
永遠に記憶は＆持き才しる。
しかしながら、５ｉｓＮ、層内に捕獲された正孔の数は
実際には、時間とともに減少してゆく。この款少の原因
は、捕獲され／ζ１孔の密度分布によって生じる電界に
よる捕獲中心からの放出や、熱的ないし電離放射軸励起
による放出かわり、捕獲中心から放出された正孔はＳ
ｉ、 Ｎ、層中の空の捕獲中心間のホッピング伝、４に
よりゲート電イ参仙ｊに流れるか、あるいはＳ ｉｏ、
−Ｓ ｉ、 Ｎ、界■に到達後Ｓｉｎ。
実際には、時間とともに減少してゆく。この款少の原因
は、捕獲され／ζ１孔の密度分布によって生じる電界に
よる捕獲中心からの放出や、熱的ないし電離放射軸励起
による放出かわり、捕獲中心から放出された正孔はＳ
ｉ、 Ｎ、層中の空の捕獲中心間のホッピング伝、４に
よりゲート電イ参仙ｊに流れるか、あるいはＳ ｉｏ、
−Ｓ ｉ、 Ｎ、界■に到達後Ｓｉｎ。
層を通ってＮ ｍＳ ｉ基板に流れる。この結果、ＭＮ
Ｏ８ＦＥＴの閾値電圧は時間とともに正の方向へ変動し
、ついには負電圧パルス印加前の閾値を圧に等しくなる
。即ち、ＭＮＯ８ＦＥＴの記憶保持時間は有限であシ、
通常は１０’〜１０５秒台である。
Ｏ８ＦＥＴの閾値電圧は時間とともに正の方向へ変動し
、ついには負電圧パルス印加前の閾値を圧に等しくなる
。即ち、ＭＮＯ８ＦＥＴの記憶保持時間は有限であシ、
通常は１０’〜１０５秒台である。
本発明の目的は、ＭＮＯ８ＦＥＴの有限な記憶保持時間
を少なくとも１０５時間以上（〜１０年以上）まで拡大
し、不揮発性半導体記憶装置と云うにたる納しいＭＮＯ
８ＦＥＴ’′ｆ：％供することにある。
を少なくとも１０５時間以上（〜１０年以上）まで拡大
し、不揮発性半導体記憶装置と云うにたる納しいＭＮＯ
８ＦＥＴ’′ｆ：％供することにある。
本発明によれは、電荷蓄積層である５ｉｓＮ、層中の電
子まだは正孔に対する捕獲中心密度を補償するような不
純物がＳ ｉ、 Ｎ、層中に添加されていることを特歓
とするよりなＭＩ’ＪＯ８ＦＥＴが得られる。
子まだは正孔に対する捕獲中心密度を補償するような不
純物がＳ ｉ、 Ｎ、層中に添加されていることを特歓
とするよりなＭＩ’ＪＯ８ＦＥＴが得られる。
ＣＶＤ法によｐ形成されるＳ ｉ、 Ｎ、層中の電子ま
たは止孔に対する捕獲中心密度は、ＭＮＯ８ＦｈｉＴの
閾値電圧を十分変化させるにたるだけの電子または正孔
の数に比較して数桁以上大きい。したがって、電荷蓄積
状態にある８ ｉ、 Ｎ、層中には、蓄積層れている電
荷量に比べてはるかに多い空の捕獲中心密度が存在する
。一方、空の捕獲中心間のホッピング伝導により流れる
電荷の量は空の捕獲中心密度に比例するから、通常のＭ
ＮＯ８ＦＥＴの記憶保持時間が１０４〜１０５秒と短か
いのは、Ｓｉ３Ｎ４層中に必要な蓄積電他桁に比べては
るかに多い空の捕獲中心か存在することが原因である。
たは止孔に対する捕獲中心密度は、ＭＮＯ８ＦｈｉＴの
閾値電圧を十分変化させるにたるだけの電子または正孔
の数に比較して数桁以上大きい。したがって、電荷蓄積
状態にある８ ｉ、 Ｎ、層中には、蓄積層れている電
荷量に比べてはるかに多い空の捕獲中心密度が存在する
。一方、空の捕獲中心間のホッピング伝導により流れる
電荷の量は空の捕獲中心密度に比例するから、通常のＭ
ＮＯ８ＦＥＴの記憶保持時間が１０４〜１０５秒と短か
いのは、Ｓｉ３Ｎ４層中に必要な蓄積電他桁に比べては
るかに多い空の捕獲中心か存在することが原因である。
即ち、ＭＮＯ８ＦＥＴの記憶保持時間を延長するにはｓ
ｉ、Ｎ。
ｉ、Ｎ。
層中の電子せたは正孔に対する捕獲中心密度を必要十分
な大きさとすることが必要である。
な大きさとすることが必要である。
本発明の構造においては、ｒｒｌ［述のようにＭＮＯ８
Ｆ’ＥＴのＳ ’ｓ ＮＡ 層中の電子まだは正孔に対
する捕獲中心を補供するような不純物がＳ ｉ３Ｎ、
層中に添加されていることを特徴としている。即ち、Ｓ
Ｉ、Ｎ４層中の実効的な捕獲中心孔・度を不純物添加（
でより、必要な捕獲電荷旬と等価ないし若干上まわる程
度にまで減少させ、電荷蓄積状態における空の捕獲中心
の数を可能々限り減少さぞであるＭＮＯ８ＦＥＴが得ら
れる。
Ｆ’ＥＴのＳ ’ｓ ＮＡ 層中の電子まだは正孔に対
する捕獲中心を補供するような不純物がＳ ｉ３Ｎ、
層中に添加されていることを特徴としている。即ち、Ｓ
Ｉ、Ｎ４層中の実効的な捕獲中心孔・度を不純物添加（
でより、必要な捕獲電荷旬と等価ないし若干上まわる程
度にまで減少させ、電荷蓄積状態における空の捕獲中心
の数を可能々限り減少さぞであるＭＮＯ８ＦＥＴが得ら
れる。
Ｓ ｔ、 Ｎ、層中への不純物添加は、ＣＶＤ法による
ｓ ｉ３Ｎ、層形成時に原料ガスと同時に必要な不純物
元素を含むガスを流すか、あるいはＳ ｉ、 Ｎ、層形
成後イオン注入法によ如必要な不純物元素を８ ｉ、
Ｎ。
ｓ ｉ３Ｎ、層形成時に原料ガスと同時に必要な不純物
元素を含むガスを流すか、あるいはＳ ｉ、 Ｎ、層形
成後イオン注入法によ如必要な不純物元素を８ ｉ、
Ｎ。
層中に注入することで容易に連成できる。逆にいえは、
このような製法により８ ｉ、 Ｎ、層中に容易に添加
できる不純物が好ましい。このような捕獲中心軸０１用
の不純物としては、止孔に対する捕獲中心については、
正孔か正電荷であることから水素が、また軍、子に対す
る捕獲中心についでは篭、子が県亀り■であることから
塩素が、通孔状態で気体であり、かつイオン注入も容易
に行なえることからそれぞれ鎗（している。
このような製法により８ ｉ、 Ｎ、層中に容易に添加
できる不純物が好ましい。このような捕獲中心軸０１用
の不純物としては、止孔に対する捕獲中心については、
正孔か正電荷であることから水素が、また軍、子に対す
る捕獲中心についでは篭、子が県亀り■であることから
塩素が、通孔状態で気体であり、かつイオン注入も容易
に行なえることからそれぞれ鎗（している。
第２図は、本発明の一実施例を示した断面図であって、
Ｎ型Ｓｔ基板１表面に２０Ａの〜さの熱酸化によるＳｉ
０，７０２が形成されておｐ、ＳｉＯ，層２表面は水素
原子４が不純物として添加されているＣ Ｖ Ｄ法Ｆｃ
！ルＳｉ、Ｎ、４３ （厚す５ｏＯ乃至７００Ａ）が形
成され、さらに８ｉ、Ｎ、ｉ３表面にはＡｌグー） Ｉ
ｌｌ、惨５が形成されている。尚、第２図ではソースお
よびドレイン領域等は省略している。
Ｎ型Ｓｔ基板１表面に２０Ａの〜さの熱酸化によるＳｉ
０，７０２が形成されておｐ、ＳｉＯ，層２表面は水素
原子４が不純物として添加されているＣ Ｖ Ｄ法Ｆｃ
！ルＳｉ、Ｎ、４３ （厚す５ｏＯ乃至７００Ａ）が形
成され、さらに８ｉ、Ｎ、ｉ３表面にはＡｌグー） Ｉ
ｌｌ、惨５が形成されている。尚、第２図ではソースお
よびドレイン領域等は省略している。
第３図ね−、ＰチャンネルＭＮＯ８ＦＥＴの記憶保持特
性を水素原子が晧加されていない従来のＭＮＯ８ＦＨＴ
の１値゛紅圧笈化１１と紀２図に示された本発明による
ＭＮＯ８ＦＥＴの筐値屯圧変化１２とで用板じたもＯで
ある。第３図から明らかなように、本発明を冥加したへ
１ＮＯ８ＦＥＴの記憶１３ＩＳ持特性は従来のものに比
べてはるかに記憶保持特性が改善され、１０５時間以上
と疫っていることが明らかである。
性を水素原子が晧加されていない従来のＭＮＯ８ＦＨＴ
の１値゛紅圧笈化１１と紀２図に示された本発明による
ＭＮＯ８ＦＥＴの筐値屯圧変化１２とで用板じたもＯで
ある。第３図から明らかなように、本発明を冥加したへ
１ＮＯ８ＦＥＴの記憶１３ＩＳ持特性は従来のものに比
べてはるかに記憶保持特性が改善され、１０５時間以上
と疫っていることが明らかである。
以」二祝明したように、本発明によればＭＮ０８ＦＥＴ
の記１．は保持特性の改官効呆は怖めて顕著である。
の記１．は保持特性の改官効呆は怖めて顕著である。
また、以上の説明においては二ｌル）箱体構造を有する
ゲート絶縁層を月Ｊいた絶１イゲート型電界効果トラン
ジスタとしではＭＮＯ８ＦＥ’ｌ’に限ったが、例えは
第２の鵠霜体層とし１アルミナ（Ａ、ｌｌｔ Ｏｎ ）
肌・を用いたｔｓｉＮ ０８ Ｆ ＥＴに本発明を個用
しても同様な効果が得られる。さらに、添加すべき不純
物として、前述の不純物のを１かにＦ（フッ紫）等でも
よい。
ゲート絶縁層を月Ｊいた絶１イゲート型電界効果トラン
ジスタとしではＭＮＯ８ＦＥ’ｌ’に限ったが、例えは
第２の鵠霜体層とし１アルミナ（Ａ、ｌｌｔ Ｏｎ ）
肌・を用いたｔｓｉＮ ０８ Ｆ ＥＴに本発明を個用
しても同様な効果が得られる。さらに、添加すべき不純
物として、前述の不純物のを１かにＦ（フッ紫）等でも
よい。
第１図は、ＰチャンネルＭＮ ＯＳ Ｆ ｊルＴの負パ
ノ１７ス電圧印加直後における５ｉ３Ｎ４）＆中での捕
獲正孔密度分布を示す図、第２図は、本発明の一実施例
のゲート構造を示す断面図、第３図は、閾値電圧の袈化
によってＰチャンネルＭＮＯ８ＦＥＴの記憶保持特性を
ボした図であシ、１１は従来のＭＮ０８ＦＥＴ。 １２は本発明によるＭＮＯ８ＦＥＴの閾値を圧変化をそ
れぞれ示す。 １・・・・・・Ｎ型Ｓｉ基板、２・・・・・・熱酸化Ｓ
ｉｎ、層、３・・・・・・ＣＶＤ法によるＳ輸Ｎ４層、
４・・・・・・添加された水素原子、５・・・・・・Ａ
ｌゲート電極。 第 ／ 図 ↓＠７）岨１壬”ＪＬ鵞ツ、ｌ鉗゛ （イ（Ｊン、１う
４１γ）厚ご方向（化蝦、中硫少
ノ１７ス電圧印加直後における５ｉ３Ｎ４）＆中での捕
獲正孔密度分布を示す図、第２図は、本発明の一実施例
のゲート構造を示す断面図、第３図は、閾値電圧の袈化
によってＰチャンネルＭＮＯ８ＦＥＴの記憶保持特性を
ボした図であシ、１１は従来のＭＮ０８ＦＥＴ。 １２は本発明によるＭＮＯ８ＦＥＴの閾値を圧変化をそ
れぞれ示す。 １・・・・・・Ｎ型Ｓｉ基板、２・・・・・・熱酸化Ｓ
ｉｎ、層、３・・・・・・ＣＶＤ法によるＳ輸Ｎ４層、
４・・・・・・添加された水素原子、５・・・・・・Ａ
ｌゲート電極。 第 ／ 図 ↓＠７）岨１壬”ＪＬ鵞ツ、ｌ鉗゛ （イ（Ｊン、１う
４１γ）厚ご方向（化蝦、中硫少
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一生表面に形成された第１の誘電体層
と該第１の誘電体層表面を覆うように形成された第２の
誘電体層と・をゲート絶縁層として備えた絶縁ゲート型
電界効果トランジスタ罠おいて、前記第２の誘電体層に
、該第２の誘電体層中に存在する電子あるいは正孔に対
する捕獲中心を補償するような不純物が添加されている
ことを特徴とする半導体装置。 ２、前記第２の誘電体層に添加される不純物が水素であ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 ３、前記第２の誘電体層に添加される不純物が塩素であ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181110A JPS5969973A (ja) | 1982-10-15 | 1982-10-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181110A JPS5969973A (ja) | 1982-10-15 | 1982-10-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969973A true JPS5969973A (ja) | 1984-04-20 |
Family
ID=16095021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57181110A Pending JPS5969973A (ja) | 1982-10-15 | 1982-10-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969973A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603159A (ja) * | 1983-06-21 | 1985-01-09 | Matsushita Electronics Corp | 不揮発性記憶装置の製造方法 |
| JPS6136976A (ja) * | 1984-07-30 | 1986-02-21 | Matsushita Electronics Corp | 半導体記憶装置の製造方法 |
| US6445030B1 (en) | 2001-01-30 | 2002-09-03 | Advanced Micro Devices, Inc. | Flash memory erase speed by fluorine implant or fluorination |
| JP2009170660A (ja) * | 2008-01-16 | 2009-07-30 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529133A (en) * | 1978-08-22 | 1980-03-01 | Seiko Instr & Electronics Ltd | Manufacturing of semiconductor device |
| JPS5748272A (en) * | 1980-09-08 | 1982-03-19 | Toshiba Corp | Mnos type non volatile memory unit |
| JPS5893289A (ja) * | 1981-11-30 | 1983-06-02 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1982
- 1982-10-15 JP JP57181110A patent/JPS5969973A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529133A (en) * | 1978-08-22 | 1980-03-01 | Seiko Instr & Electronics Ltd | Manufacturing of semiconductor device |
| JPS5748272A (en) * | 1980-09-08 | 1982-03-19 | Toshiba Corp | Mnos type non volatile memory unit |
| JPS5893289A (ja) * | 1981-11-30 | 1983-06-02 | Seiko Epson Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603159A (ja) * | 1983-06-21 | 1985-01-09 | Matsushita Electronics Corp | 不揮発性記憶装置の製造方法 |
| JPS6136976A (ja) * | 1984-07-30 | 1986-02-21 | Matsushita Electronics Corp | 半導体記憶装置の製造方法 |
| US6445030B1 (en) | 2001-01-30 | 2002-09-03 | Advanced Micro Devices, Inc. | Flash memory erase speed by fluorine implant or fluorination |
| JP2009170660A (ja) * | 2008-01-16 | 2009-07-30 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
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