JPS5970320A - バイナリ−カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル回路で多用されるバイナリ−カウン
タに関するものである。

従来例の構成とその問題点 従来より、例えば０ＭＯ８を用いたバイナリ−カウンタ
の単位ステージの構成としては、第１図および第２図に
例示するようなフリップフロップ回路が多用されてきた
。

第１図は従来のスタティック型のフリップフロップ回路
を示したもので、構成素子数はＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯ８）ランジスタを合わせて１６
であり、第２図のダイナミック型のフリップフロップ回
路の１０素子に比べるとかなり多くの素子を必要とし、
それだけ消費電力も多くなり、最高動作周波数も低くな
る。

また、回路内部の配線がかなり複雑であり、さらには次
段との連結線数が２本必要である（この点に関してはイ
ンバータを追加して、１８素子の構成にすれば解消する
が素子数が増加する。）などの問題がある。

一方、第２図の回路はフリップフロップの状態保持にゲ
ート容量を利用しているため、信頼性の点から１０ＫＨ
ｚ　以下の周波数では使用できないと言う問題がある。

したがって、一般的には第１図のフリップフロップ回路
を基本にしたものが最も多く用いられ、第３図のような
プログラマブルカウンタを構成する場合、各単位ステー
ジ１ｏ、２０．３０　、４０の内部構成は第４図に示す
ようにかなり複雑なものとなる。

ちなみに第３図は４ビツトのプログラマブルカウンタ（
分周器）の−例を示しだもので端子５０゜６０．７０．
８０は各ビットのプログラム値が印加されるプログラム
端子であり、端子９ｏはクロック信号入力端子、端子１
００は分周出力端子である。

単位ステージ１０　、２０　、３０　、４０は縦続接続
されてダウンカウンタ構成しており、例えばプログラム
値が２進数の〔１０００〕であったとすると、この値か
らダウンカウントが行なわれ、カウンタの出力が〔０Ｏ
Ｏｏ〕になった時点で検出ゲー）１１０が出力信号を発
生し、ＮＡＮＤゲート１２０とＮＡＮＤゲート１３０に
よって構成されたＲＳフリップフロップがクロック信号
入力端子９ｏに印加されるクロック信号の論理が１の期
間だけ各単位ステージのプリセットイネーブル信号を発
生し、カウンタは再び〔１ｏｏｏ〕にブリ５ノ・、− 七ソＩ・される。

したがって、分周出力端子１００からはクロック信号の
８分の１の繰り返し周波数を有する出力信号が得られる
。

さて、第４図のフリップフロップ回路を０ＭＯ８で構成
する場合、ＡＮＤゲートは６素子を必要とするので、単
位ステージあたり３８もの素子が必要となる。

発明の目的 本発明は単位ステージを構成するだめのチソブザイズを
従来以上に小さくできる、言い換えればより少ない配線
数や素子数で単位ステージを構成することのできるバイ
ナリ−カウンタを実現するものである。

発明の構成 本発明のバイナリ−カウンタは、クロック信号が論理０
のときに帰還ループが閉じて保持状態となる双安定回路
と、前記双安定回路の出力が供給されて前記クロック信
号が論理Ｏのときに前記双安定回路の出力に依存した出
力を発生するバッファ手段と、前記クロック信号が論理
１のときに前記バッファ手段の出力を前記双安定回路に
供給するスイッチ手段と、入力端子に少なくとも前記ク
ロック信号と前記バッファ手段の出力が供給された論理
ゲートによって単位ステージを構成し、前記論理ゲート
の出力を次段の単位ステージのクロック信号として供給
することによって複数の単位ステージを連結したことを
特徴とするもので、これによって単位ステージあたりの
素子数あるいは配線数を削減するものである。

実施例の説明 以下、本発明の実施例について、図面を参照して説明す
る。

第５図は本発明の一実施例におけるバイナリ−カウンタ
の単位ステージの回路結線図を示したものである。同図
において、１は負論理のクロック信号入力端子であり、
前記クロック信号入力端子１にはインバータ１１の入力
端子と両方向スイッチ１２および１３を構成するＮチャ
ンネルＭＯＳトランジスタのゲート電極９両方向スイッ
チ１４を構成するＰチャネルＭＯ３）ランジスタのゲー
ト電極が接続され、前記インバータ１１の出力端子には
前記両方向スイッチ１２および１３を構成するＰチャネ
ルＭＯ３）ランジスタのゲート電極、前記両方向スイッ
チ１４を構成するＮチャネルＭｏＳトランジスタのゲー
ト電極、さらには２人力ＮＡＮＤゲート１５の一方の入
力端子が接続されている。

寸だ、インバータ１６とインバータ１７．さらに前記両
方向スイッチ１３によって、クロック信すのレベルが°
゛Ｈ″になったときに帰還ループが前記両方向スイッチ
１３によって閉じられる双安定回路１４０が構成されて
いる。

前記双安定回路１４０の出力は前記クロック信号のレベ
ルが”　Ｈ’になったときに閉じる両方向スイッチ１２
を介してインバータ１８の入力端子に供給され、前記イ
ンバータ１８の出力は前記ＮＡＮＤゲート１５の他方の
入力端子に供給されるとともに、前記クロック信号のレ
ベルが°′Ｌ＃になったときに閉じる両方向スイッチ１
４を介して前記ＮＡＮＤゲート１６の入力端子に供給さ
れている。

さらに、前記ＮＡＮＤゲート１６の出力は次段の単位ス
テージにクロック信号を供給するだめの出力端子２に供
給され、前記インバータ１７の出力はステージの状態出
力端子３に供給されている１゜さて、第６図は第５図の
回路の動作を説明するだめのタイムチャートであり、第
６図を参照して第５図の回路の動作の説明を行なう。

第６図の１８はクロック信号入力端子１に供給されるク
ロック信号波形であり第６図の１２８゜１３３．１４３
はそれぞれ両方向スイッチ１２゜１３．１４の開閉状態
を示すタイムチャートで、実線部分が閉状態を示し、破
線部分が開状態を示している。

また、第６図の１６ａ、１７ａ、１８ａ、１１ａ。

１５ａはそれぞれインバータ１６，１７，１８゜１１、
ＮＡＮＤゲート１５の出力信号波形である。

第６図の回路において時刻ｔ１　以前にクロック信号入
力端子のレベルがパＨ＃で、双安定回路９． １４０の出力レベルがＩＩ　Ｌ　＋＋になっているもの
とすると、両方向スイッチ１２．１３が閉状態であり、
両方向スイッチ１４が開状態となり、インバータ１８の
出力レベルが°゛Ｈ′″で、ＮＡＮＤゲーｌ−１５の出
力レベルも°゛Ｈｎとなっている。

時刻ｔ１　　においてクロック信号のレベルが°’Ｈ”
から°゛Ｌ″に移行すると、前記両方向スイッチ１２．
１３が開状態となり、前記両方向スイッチ１４が閉状態
となり、その結果、前記インバータ１８の出力が前記イ
ンバータ１６０入力端子に伝達され、前記インバータ１
６の出力レベルが′Ｌ″″に移行し、さらに前記インバ
ータ１７の出力レベルは”Ｈ″′に移行し、前記ＮＡＮ
Ｄゲート１５の出力レベルは＋＋　Ｌ　＋＋に移行する
。

時刻ｔ２　においてクロック信号のレベルが°°Ｌ”か
ら°゛Ｈ＃に移行すると、前記両方向スイッチ１２゜１
３が閉状態となり、前記両方向スイッチ１４が開状態と
なり、その結果、前記双安定回路１４０の帰還ループが
閉じて保持状態となり、一方、前記インバータ１８の入
力端子には前記両方向スイッチ１２を介して前記双安定
回路１４０の出力が供給されるので、前記インバータ１
８の出力レベルは°°Ｌ”に移行し、寸だ、前記ＮＡＮ
Ｄゲート１６の出力レベルもインバータ１１の出力レベ
ルの°°Ｌ”への移行によって”Ｈ”に移行する。

時刻ｔ３においてクロック信号のレベルが°′Ｈ′″か
らＬ″に移行すると、各両方向スイッチならびに各イン
バータ、さらには前記ＮＡＮＤゲート１６は時刻ｔ１　
　のときと同様に動作し、以後も同様の動作を繰り返す
。

第６図の１８と第６図の１７ａの信号波形を比べると明
らかなように、第５図の回路も一般のマスタースレイプ
型の７リツプ７０ツブを構成していることがわかる。

さて、第５図の回路において双安定回路１４０は従来の
第１図の回路と同一の構成であり、この部分については
入力クロック周波数の高低に関りなく、動作の確実性が
保証されるが、インバータ１８の入力端子の容量（ＭＯ
Ｓ）ランジスタではゲート電極の容量）にインバータ１
７の出力レベルを保持させておく方法については、第２
図のダイナミックカウンタと同一であり、その動作の確
実性については入力クロノク周波数に支配される。

具体的には、第５図のクロック信号入力端子１に供給さ
れるクロック信号の°゛Ｌ”レベル期間が６０７７　Ｆ
１以内（デユーティが５０％ならば周波数に換算して１
０ＫＨｚ以上）であることが要求される。

しかしながら、第５図の７リソプフロソプ回路ではクロ
ック信号が”　Ｌ”レベルにある期間だけが規制される
のであって、従来のダイナミックカウンタのように入力
周波数そのものが規制される訳ではない。

すなわち、第６図からもわかるように、次段の単位ステ
ージへはＮＡＮＤゲート１５によって、入力クロック信
号と同じ″Ｌルベル期間を有するクロック信号が作り出
されて送られるため、カウンタのＬＳＨの単位ステージ
に印加されるクロック信号の周波数が１０ＫＨｚ　　以
上であればカウンタの段数には関係なく動作の確実性は
保証される。

したがって、従来のダイナミックカウンタのように、カ
ウンタのＭＳＢの反転周波数が１０ＫＨｚ以上である必
要はないので、クロック信号の原発振周波数が１０ＫＨ
ｚ以下になるような特殊なシステムを除いて殆んどのデ
ィジタルシステムに使用することができる。

さて、第１図の従来のスタティック型のフリップフロッ
プ回路と第５図のフリップフロップ回路を比べると、そ
の基本構成においては複雑さはさほど変わらない。

しかしながら、第６図に示したフリップフロップ回路の
考え方を適用して第７図に示すようなプログラマブルカ
ウンタを構成した場合には従来回路に対する本発明の優
位性は歴然としてくる。

第７図は第３図と同様の４ピツトのプログラマブルカウ
ンタを示したもので各単位ステージ２１ｏ。

２２０．２３０の実際の構成は第８図に示すようなフリ
ップフロップ回路となる。

なお、４ビツト目（ＭＳＢ）の単位ステージの１３、、
。

構成は第８図のフリップフロップ回路からＮＡＮＤゲー
ト１５を取り除いた回路でもよいし、第９図に示すよう
な、はるかに簡単な構成とすることもできる。

第８図の回路構成と、従来回路であるところの第４図の
回路構成を比較してみると、従来回路では単位ステージ
あたり３８もの素子を必要としていたのが、本発明の第
８図のフリップフロップ回路では２４素子で単位ステー
ジを構成することができ、しかも前段との連結は唯一の
クロック端子しか必要としない。

また、第９図に示したような回路構成をＭＳＢに用いる
とすれば、ＭＳＢはわずか１２素子で構成できることに
なる。

このように本発明を適用したフリップフロップ回路を単
位ステージに用いることによって従来のプログラマブル
カウンタのほぼ３分の２の素子数でプログラマブルカウ
ンタが実現できるのは、次段の単位ステージをトリガす
るだめのクロック信号をＮＡＮＤゲート１６によって得
ていることによる。

このもようを第７図の４ビツトプログラマブルカウンタ
を例にとって説明する。

第７図の単位ステージ２１０．２２０．２３０には第８
図のフリップフロップ回路を用い、単位ステージ２４０
には第９図に示したフリップフロップ回路を用いるもの
として動作の概要を説明すると、前記単位ステージ２１
０，２２０，２３０゜２４０によってダウンカウンタが
構成されておりその出力が〔０ｏｏｏ〕になった時点で
、ＮＡＮＤゲート１１ｏが出力信号を発生し、ＮＡＮＤ
ゲート１２０の出力レベルが′Ｌｎから“°Ｈ”に移行
し、ＮＡＮＤゲート１３０の出力レベルは”Ｈ”から”
Ｌ”に移行する。

前記ＮＡＮＤゲート１２０の出力レベルが°°Ｈ”に移
行すると、ＮＡＮＤゲート１５ｏを介して前記単位ステ
ージ２１０に供給されていたクロック信号がディスエイ
プルされ、前記ＮＡＮＤゲート１５０の出力レベルは°
゛Ｈ″に固定される。

したがって第８図のクロック信号入力端子１の１５・、
−ニ レベルも′Ｈ″に固定され、ＮＡＮＤゲート１５の出力
レベルもＬ′″に固定され、次段の単位ステージに供給
されるクロック信号のレベルも”Ｈ”となる。

この時点において、両方向スイッチ１２および１３が閉
状態となり、両方向スイッチ１４は開状態となる。

壕だ、各単位ステージの出力レベル力ｔｏ　Ｌ”（ここ
では論理０とレベル”Ｌ”を対応させている。）になっ
ており、プログラムイネイブル端子５のレベルがＨ”に
なっている。

したがって、データ入力端子６のレベルが”Ｌ”であれ
ばプリセット用のＮＡＮＤゲート２１の出力レベルは°
゛Ｈ″を維持し、前記ＮＡＮＤゲート１９の出力レベル
は°゛Ｌ″から変化しないが、前記データ入力端子６の
レベルが”　Ｈ”になっていると、前記ＮＡＮＤゲート
２１の出力レベルは前記プログラムイネイブル端子５の
レベルが”Ｈ”に移行した直後に”　Ｌ”に移行し、そ
の結果、前記ＮＡＮＤゲート１９の出力レベルが′”Ｈ
”に移行し、続いてインバータ１６の出力レベルがＩＩ
　Ｌｌ＋に移行してプリセットが完了する。

ＭＳＢに用いられる第９図の回路についても同様の動作
が行なわれる。

すなわち、第７図のＮＡＮＤゲート１２ｏからプログラ
ムイネイブル信号（正論理）が供給される直前にはＮＡ
　Ｎ　Ｄゲート２２の出力レベルが１゛Ｌ＃でＮＡＮＤ
ゲート２３．２４の出力レベルが“′Ｈ″になっている
が、前記プログラムイネイブル信号が供給された直後に
第９図のクロック信号入力端子１のレベルは”Ｈ″に移
行する。

したがって、データ入力端子６のレベルが”Ｈ”になっ
ておれば前記ＮＡＮＤゲート２４の出力レベルは”　Ｈ
”に移行し、ＭＳＢはプリセットされる。

第７図のプログラマブルカウンタにおいて、例えばプロ
グラムデータとして〔１１ｏ１〕が与えられているもの
とすると、カウンタの出方が〔０ｏｏＯ〕になった時点
で各単位ステージにプログラムイネイブル信号が供給さ
れ、カウンタの出力１７　−７ は〔１１ｏ１〕にプリセントされる。

クロック信号入力端子９０に供給されるクロック信号の
レベルが“Ｌ′″に移行すると、ＮＡＮＤゲート１３ｏ
の出力レベルは”Ｈ”に戻り、その時点では各単位ステ
ージのプリセット動作が完了していてＮＡＮＤゲート１
１ｏの出力レベルは１＋　ＨＩＩに戻ッテいるノテ、Ｎ
ＡＮＤゲート１２゜の出力レベルは“Ｌ＃に戻る。

前記クロック信号入力端子９０のレベルが′°Ｈ＃に移
行すると、カウンタは〔１１ｏ１〕からダウンカウント
を再開し、結局、分周出力端子１００からは入力クロッ
ク周波数の１３分の１の繰り返し周波数を有する出力信
号が得られる。

従来のこの種のプログラマブルカウンタでは、プログラ
ム時に、各単位ステージを構成するすべての７リツプフ
ロツプ回路にプリセット信号かりセント信号かのいずれ
かを供給する必要があったが、本発明を適用したプログ
ラマブルカウンタでは、プリセットすべき単位ステージ
にのみプリセット信号を供給すればよいので、従来回路
に比べて構成がきわめて簡単になる。

従来、カウンタにおいて、プログラム時にはすべての単
位ステージにプリセット信号もしくはリセット信号を供
給する必要があるのは、第３図にも示されているように
、各単位ステージのクロック信号として前段の単位ステ
ージの出力信号そのものを用いている点にある。

例えば第３図の初段の単位ステージ１ｏをプリセットし
たとすると、その出力端子ＱおよびＱのレベルがそれぞ
れ′Ｌ”から“Ｈ”　Ｉｔ　Ｈ＃から”　Ｌ”に移行し
、この変化が次段の単位ステージ２ｏに伝達されてしま
うので、前記単位ステージ２０をプリセットしないとし
ても、前段の単位ステージ１ｏのプリセットタイミング
と同じタイミングでリセット信号を供給する必要が生じ
る。

ところが、第７図に示したカウンタでは、各単位ステー
ジの状態出力端子Ｑと次段の単位ステージにクロック信
号を供給するだめの出力端子Ｔが動作的に分離されてい
るため、プリセット時に前記出力端子Ｔのレベルがアク
ティブレベルの°°Ｌｎ１９、＝。

に移行するのを禁止することができる。

具体的にはこの禁止がＮＡＮＤゲート１５０によって行
なわれ、第８図からも明らかなように、各単位ステージ
のクロック信号入力端子１のレベルが′”Ｈ”に移行す
ると、次段への出力端子Ｔのレベルも°”Ｈｎに固定さ
れる。

つ寸り、第５図に示した本発明の基本回路に戻って説明
するならば、一方の入力端子に前段からのクロック信号
が供給されたＮＡＮＤゲート１５の出力を次段の単位ス
テージのクロック信号として用いたことが本発明の最大
の特徴であり、その結果、カウンタを構成する各単位ス
テージの構成を従来に比べて簡素化することができる。

ところで、第７図に示しだプログラマブルカウンタはダ
ウンカウント形式の分周器を構成しており、プログラム
イネイブル信号が発生する直前にはすべての単位ステー
ジの出力レベルが”　Ｌ　”になっているので、好都合
（必要な単位ステージのみプリセットを行なえばよい。

）であるが、通常はこのような使われ方をされるのは少
なく、カウンタの出力とは無関係にプリセット動作を要
求されることが多い。

このような場合には、第１ｏ図に示すように、各単位ス
テージにリセット信号供給端子７を設けておき、プリセ
ットイネイブル信号に先行してリセット信号を供給する
ことによって対処できる。

すなわち、双安定回路１４０を構成するＮＡＮＤゲート
２５と、次段の単位ステージにクロック信号を供給する
ＮＡＮＤゲート１６１のそれぞれの一方の入力端子に”
　Ｌ”レベルの信号を印加することによって単位ステー
ジはリセットされるので、その後にプリセットイネイブ
ル信号が印加されるように構成すればよい。

なお、前記ＮＡＮＤゲート１６１にもリセット信号を供
給しているが、これはプリセットイネイブル信号と同じ
ように初段のクロック供給ゲート１５ｏ（第７図）に印
加すればよく、カウンタのビット数がきわめて大きい場
合には、クロック信号伝達素子（第８図においてはイン
バータ１１とＮＡＮＤゲート１５を構成する素子）の遅
延時間とリセソトハルス幅を考慮して、例えば４ビット
目、８ビット目、１２ビット目、・・・・・・と言った
具合に節目ごとにＮＡＮＤゲート１５にもリセット信号
を供給するようにすればよい。（プリセフ）イネイブル
信号についても同様の考え方が適用できる。） さて、第８図および第１ｏ図に示したフリップフロップ
回路はいずれも第５図の回路を基本に拡張されたもので
あるが、本発明のバイナリ−カウンタの単位ステージを
構成するフリツプフロツプ回路は必ずしも第５図もしく
は、これを基本とするものに限定される訳ではない。

例えば、第５図の回路を縦続接続した場合、負方向エツ
ジトリガタイプのダウンカウンタが構成されるが、第１
１図に示すように、ＮＡＮＤゲート１６をＮＯＲゲート
２６に置き換えるだけで正方向エツジトリガタイプのア
ップカウンタとなる。

また、第５図の回路は両方向スイッチ１２゜１３．１４
を用いているが、これらは、ただちに３ステートバツフ
ア（３ステートインバー１’）Ｋ置き換えることができ
る。

第１２図は３個の３ステートインバータ２７゜２８．２
９と２個のインバータ１１．１７．さらには１個のＮＡ
ＮＤゲート１５を用いて本発明のバイナリ−カウンタの
単位ステージを構成した例を示したもので、第１２図に
おいてインバータ１７と３ステートインバータ２８が双
安定回路１４０を構成している。

３ステートインバータは等測的にはインバータの出力側
にスイッチを付加したものである。

なお、第１２図のフリップフロップ回路を０ＭＯ８の回
路結線図で表現すると第１３図のようになり、単位ステ
ージあたりの基本素子数は１６となる。

また、第１３図の回路の３ステートインバータ２９を取
り除いて、ＮＡＮＤゲート１６の出力側とインバータ１
７０入力側の間に両方向スイッチ３１を接続することに
より、第１４図に示すように、回路構成はさらに簡単に
なる。

第１５図は第１４図のフリップフロップ回路の２３、− 動作を説明するプζめのタイムチャートであり、第１５
図の１ａはりａ　ツク信月入力端子１に供給さＪするク
ロクノイ苦りのイ言号波形図、１１ａ、１了ａ。

１５ａはそれぞれインバータ１１，１７　、ＮＡＮＤゲ
ート１５の出力信号波形図、２８ａ　、２了ａはそれぞ
れ３ステートインバータ２８．２７の出力状態を表わす
タイムチャート、そして、３１８は両方向スイッチ３１
の開閉状態を表わすタイムチャートである。

時刻ｔ１以前にクロック信号入力端子１のレベルがＩＩ
　Ｈｐｇでインバータ１７の出力レベルがＩＩ　Ｌ　７
１になっているものとすると、その時点においては３ス
テートインバータ２８．２７、ＮＡＮＤゲート１５の出
力レベルはいずれも“′Ｈ”であり、両方向スイッチ３
１は開状態となっている。

時刻ｔ１において、クロック信号のレベルが”Ｌ”に移
行すると、続いてインバータ１１の出力レベルが”　Ｈ
”に移行し、前記３ステートインバータ２７および２８
はいずれもハイインピーダンス状態となり、前記両方向
スイッチは閉状態に移行する。

前記ＮＡＮＤゲート１６の一方の入力端子１５Ｘのレベ
ルは時刻ｔ１以前１では前記３ステートインバータ２７
によって”′Ｈ”に保持されており、前記３ステートイ
ンバータ２７の出力がハイインピーダンス状態に移行し
てからも蓄積電荷によって”Ｈ”レベルが接続するので
、前記ＮＡＮＤゲート１５の出力レベルはｔｏ　Ｌ　Ｉ
ｇに移行し、その結果、インバータ１７の出力レベルが
°゛Ｈ″に移行する。

時刻ｔ２　　において、クロック信号のレベルが”Ｈ”
に移行すると、続いて前記インバータ１１の出力レベル
がＬ″に移行し、はぼ同時に前記３ステートインバータ
２７および２８の出力レベルが°゛Ｌ”に移行するとと
もに前記両方向スイッチ３１は開状態に移行する。

まだ、前記インバータ１１の出力レベルの°′Ｌ′”へ
の移行によって前記ＮＡＮＤゲート１６の出力レベルは
°′Ｈ”に戻る。

時刻ｔ３において、クロック信号のレベルが、”　Ｌ　
”に移行すると、続いて前記インバータ１１２５　＜、
−。

の出力レベルが°°Ｈ”に移行し、前記３ステートイン
バータ２７および２８の出力がハイインピーダンス状態
に移行するとともに前記両方向スイッチ３１は閉状態に
移行する。

このとき、前記ＮＡＮＤゲート１５の一方の入力端子１
５ｘのレベルは、それ以前の°′Ｌ″Ｌ″のま捷になっ
ているので、前記ＮＡＮＤゲート１６の出力レベルは”
Ｈ”から変化せず、それが前記両方向スイッチ３１を介
して前記インバータ１了の入力端子に伝達されるから、
前記インバータ１７の出力レベルは°′Ｌ″に移行する
。

時刻ｔ４において、クロック信号のレベルが”Ｈ”に移
行すると、続いて前記インバータ１１の出力レベルが°
゛Ｌ″に移行し、前記３ステートインバータ２γおよび
２８の出力レベルが”　Ｈ”に移行するとともに前記両
方向スイッチ３１は開状態に移行する。

以後、同様にして前記インバータ１７はクロック信号の
レベルのＨ″から”　Ｌ″′への遷移時にその出力レベ
ルが変化する。

さて、第１４図に示しだフリップフロップ回路に外部セ
ット端子を設けると、その回路構成は第１６図のように
なる。

第１６図において、３ステートインバータ２８の代りに
３ステー）ＮＯＲ３２が用いられ、その一方の入力端子
がインバータ１７の出力端子に接続され、他方の入力端
子は外部セット端子１０１に接続されている。

第１６図に示されたフリップフロップ回路を単位ステー
ジとして、第３図と同様の４ビツトプログラマブルカウ
ンタを構成すると、第１７図の」：うになる。

第１７図において、単位ステージ２５０，２６０゜２７
０はいずれも第１６図に示されたフリップフロップ回路
であり、単位ステージ２８０には第１８図に示すような
簡単なフリップフロップ回路を用いることができる。

第１７図において、ＰチャネルＭＯＳトランジスタ５１
．６１．７１．８１とＮチャネルＭＯＳトランジスタ５
２．６２．７２．８２はそれぞれトグルスイッチを構成
しており、カウンタがカウント動作をしている間はＮＡ
ＮＤゲート１３ｏの出力レベルが“′Ｈ″になっている
ので、ＮチャネルＭＯ８）ランジスタがオン状態にあり
、第１６図の３ステートＮ０Ｒ３２は、３ステートイン
バータとして働き、第１８図のＮＡＮＤゲート２２は単
なるインバータとして働くが、前記ＮＡＮＤゲート１３
０の出力レベルが”Ｌ”になると、ＮチャネルＭＯ８）
ランジスタ５２〜８２はすべてオフ状態となり、代りに
ＰチャネルＭＯＳトランジスタ６１〜９１がオン状態と
なってプリセット動作が行なわれる。

第１６図および第１７図に示したプログラマブルカウン
タでは、トグルスイッチも含めて単位ステージあたりわ
ずか２ｏ素子で構成することができ、従来の半分の素子
数にすることができる。

ところで、以上の説明では従来例および本発明の実施例
ともに０Ｍ０８回路を例に挙げたが、本発明のバイナリ
−カウンタは０Ｍ０８回路に限定されるものではなく、
実施効果の度合いの差はあるが、ＮＭＯ８やＰＭＯ８さ
らにはバイポーラ回路にも適用することができる。

発明の効果 以上のように本発明は、クロック信号が論理○（実施例
の説明では°゛Ｌ″Ｌ″レベルＨｎレベルと言う表現を
用いているが、”Ｈ″レベル論理０に対応するときには
°゛Ｌ″Ｌ″レベル１に対応し、反対にＩＩ　Ｉ、　３
ルベルが論理０に対応するときには”Ｈ”レベルが論理
１に対応する。）のときに帰還ループが閉じて保持状態
となる双安定回路と、前記双安定回路の出力が供給され
て前記クロック信号が論理Ｏのときに前記双安定回路の
出力に依存した出力を発生するバッファ手段（第６図、
第８図、第１０図、第１１図の実施例では両方向スイッ
チ１２とインバータ１８がバッファ手段を構成し、第１
２図、第１３図、第１４図、第１６図の実施例では３ス
テートインバータ２７がバッファ手段を構成している。

）と、前記クロック信号が論理１のときに前記バッファ
手段の出力を前記双安定回路に供給するスイッチ手段（
前記２９／、−１ 両方向スイッチ１４あるいは３１．もしくは３ステート
インバータ２９に相当）と、入力端子に少なくとも前記
クロック信号と前記バッファ手段の出力が供給される論
理ゲート（前記ＮＡＮＤゲート１５あるいはＮＯＲゲー
ト２６に相当）によって単位ステージを構成し、前記論
理ゲートの出力を次段の単位ステージのクロック信号と
して供給するたとによって複数の単位ステージを連結し
たことを特徴とするもので、前記論理ゲートの出力を次
段の単位ステージのクロック信号として用いると言う新
規な構成により、リセットおよびセット機能を備えない
基本回路においても従来よりもその構成が簡単になり、
リセット機能やセット機能、さらにはプログラマブル機
能など、単位ステージの機能が複雑になるにつれて従来
回路に対する素子数あるいは配線数の減少度合いが大き
くなり、その結果、この種のカウンタを組み込んだシス
テムの規模が縮少され、システムをＩＣ化した場合のチ
ソプザイズの縮少はもちろんのこと、消費電力の低減や
信頼性の向上、生産歩留りの向上０ につながるなど、本発明の効果は犬なるものがある。

また、第５図の実施例ならびに第１４図の実施例は最も
効果的に本発明の目的を達成するもので、いずれも必要
最低限の素子数と配線数で単位ステージが構成されてい
る。

【図面の簡単な説明】

第１図および第２図は従来のバイナリ−カウンタの単位
ステージを示す回路結線図、第３図は従来のプログラマ
ブルカウンタを示す回路結線図、第４図は第３図のカウ
ンタの単位ステージの構成を示す回路結線図、第５図は
本発明の一実施例を示す回路結線図、第６図は第５図の
回路動作を説明するだめのタイムチャート、第７図は本
発明を適用したプログラマブルカウンタの回路結線図、
第８図はその単位ステージの回路結線図、第９図はカウ
ンタのＭＳＢの構成例を示す回路結線図、第１０図、第
１１図、第１２図、第１３図、第１４図はいずれも本発
明の別の実施例を示す回路結線図、第１５図は第１４図
の回路動作を説明するた３１１、−７ めのタイムチャート、第１６図は本発明の別の実施例を
示す回路結線図、第１７図は本発明を適用したプログラ
マブルカウンタの別の構成例を示す回路結線図、第１８
図は第１７図のカウンタのＭＳＢに用いることができる
単位ステージの構成例を示す回路結線図である。 １４・・・・・両方向スイッチ、１４ｏ・・・・・・双
安定回路、１５・・・・・・ＮＡＮＤゲート、２６・・
・・・・ＮＯＲゲート、３１・・・・・・両方向スイッ
チ、２７・・・・・・３ステートインバータ、２９・・
・・・・３ステートインバータ、１８・・・・・・イン
バータ、１２・・・・・・両方向スイッチ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１多部　
１　図 纂８図 ｔ４ｕ 第９図 ム

Claims (1)

1. 【特許請求の範囲】 ０）クロック信号が論理０のときに帰還ループが閉じて
   保持状態となる双安定回路と、前記双安定回路の出力が
   供給されて前記クロック信号が論理Ｏのときに前記双安
   定回路の出力に依存した出力を発生するバッフ７手段と
   、前記クロック信号が論理１のときに前記バッファ手段
   の出力を前記双安定回路に供給するスイッチ手段と、入
   力端子に少なくとも前記クロック信号と前記バッファ手
   段の出力が供給される論理ゲートによって単位ステージ
   を構成し、前記論理ゲートの出力を次段の単位ステージ
   のクロック信号として供給することによって複数の単位
   ステージを連結したことを特徴とするバイナリ−カウン
   タ。 （２）双安定回路の出力側に第２のスイッチ手段を介し
   てインバータの入力端子を接続し、前記第２のスイッチ
   手段と前記インバータによってバッファ手段を構成した
   ことを特徴とする特許請求の範囲第ｒ１）項記載のバイ
   ナリ−カウンタ。 （３）インバータと第１の３ステートインバータによっ
   て双安定回路を構成し、第２の３ステートインバータに
   よってバッファ手段を構成し、一方の入力端子にクロッ
   ク信号が供給され、他方の入力端子に前記第２の３ステ
   ートインバータの出力が供給される論理ゲートの出力端
   子と前記インバータの入力端子の間に前記クロック信号
   の論理レベルに応じて開閉されるスイッチ手段を接続し
   たことを特徴とする特許請求の範囲第（１）項記載のバ
   イナリ−カウンタ。