JPS5971184A - 記憶装置 - Google Patents
記憶装置Info
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- JPS5971184A JPS5971184A JP57181125A JP18112582A JPS5971184A JP S5971184 A JPS5971184 A JP S5971184A JP 57181125 A JP57181125 A JP 57181125A JP 18112582 A JP18112582 A JP 18112582A JP S5971184 A JPS5971184 A JP S5971184A
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- JP
- Japan
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- bank
- cache memory
- memory
- cache
- storage device
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は計算機の記憶装置に関する。
主１３己憶装置の容量は、ソフトウェア大観、漠イヒヘ
の対処とメモリ素子価格の低下により、増大の一途そた
どっている。この大谷量化に伴って、アクセスのオーバ
ーヘッドを最小化Ｔにとが益々重要な課題となってくる
。キャッシュメモリは参照／Ａ度の高いデータを主記憶
より高価だが高速な少心貴のメモリに収容するこ占によ
って、見かけ上の主記憶アクセス時間を短縮させるため
に用いらｎるＯ ；！ＪＥ米σ〕キャッシュメモリ制御方式においては、
キャッシュメ七１月まプロセッサ７、ハらは透明で、主
記憶空間すべてがキャッシュメモ１月こロードされ得る
ものであった。このため通常キャッジ−メモリは単一で
あり、記憶内容は遂次的にアクセスさａ６でいた。更（
ζ参照時のアドレスとして主記憶アドレスまたは仮想ア
ドレスそりものを用いていたため、記憶空間が増大する
ことによってアドレス長がｊ着火し、７０仁、７すζこ
おけるアドレス計算負荷が増大するという欠点があった
。
の対処とメモリ素子価格の低下により、増大の一途そた
どっている。この大谷量化に伴って、アクセスのオーバ
ーヘッドを最小化Ｔにとが益々重要な課題となってくる
。キャッシュメモリは参照／Ａ度の高いデータを主記憶
より高価だが高速な少心貴のメモリに収容するこ占によ
って、見かけ上の主記憶アクセス時間を短縮させるため
に用いらｎるＯ ；！ＪＥ米σ〕キャッシュメモリ制御方式においては、
キャッシュメ七１月まプロセッサ７、ハらは透明で、主
記憶空間すべてがキャッシュメモ１月こロードされ得る
ものであった。このため通常キャッジ−メモリは単一で
あり、記憶内容は遂次的にアクセスさａ６でいた。更（
ζ参照時のアドレスとして主記憶アドレスまたは仮想ア
ドレスそりものを用いていたため、記憶空間が増大する
ことによってアドレス長がｊ着火し、７０仁、７すζこ
おけるアドレス計算負荷が増大するという欠点があった
。
また、従来のキャッシュメモリ制両方式においては、キ
ャッシュメモリ内のデータ追出しγル」リズムはシステ
ムで一慈ζこ定まっているのが通常であり、単一のキャ
ッシュメモ１月こＢいて、複数のアルゴリズムを適用Ｔ
りこ♂は困難であった。
ャッシュメモリ内のデータ追出しγル」リズムはシステ
ムで一慈ζこ定まっているのが通常であり、単一のキャ
ッシュメモ１月こＢいて、複数のアルゴリズムを適用Ｔ
りこ♂は困難であった。
本発明の目的は、以上υ〕ような従来のキャッジ−メモ
リ制御方式Ｃ／Ｊ欠点を改良するため（こなされたもの
である。
リ制御方式Ｃ／Ｊ欠点を改良するため（こなされたもの
である。
すなわち、不発明にまれば、
（１）伏数のバンクから成る主記憶装置と、夫々独立ｉ
Ｃ７クセスし得６ 複ｉ’ｂ ＧＩＪキャッシュメモリ
ド、前記複数筒のキャッジ−メモリ毎に前記主記憶バ／
りを指定するバンク指定レジスタと、キャッシュメモリ
内容置換制一手段を含む制徘（１部とを備え、８１■記
個々のキャッシュメモ１月こ（ま前記バンク指定レジス
タで指定される前記主記憶装置のバンクのＩＴＪ容のみ
を収容し得６記憶装置が得られる。
Ｃ７クセスし得６ 複ｉ’ｂ ＧＩＪキャッシュメモリ
ド、前記複数筒のキャッジ−メモリ毎に前記主記憶バ／
りを指定するバンク指定レジスタと、キャッシュメモリ
内容置換制一手段を含む制徘（１部とを備え、８１■記
個々のキャッシュメモ１月こ（ま前記バンク指定レジス
タで指定される前記主記憶装置のバンクのＩＴＪ容のみ
を収容し得６記憶装置が得られる。
さらに、
（２） 籾数のバンク力）ら成６王記憶装置と、夫々
独立（こアクセスし得る複数筒のキャッジ−メモリと、
ＳｉＪ記仮数′尚のキャッシュメモリ毎に前日己王記憶
装置０）バンクを指にするバック相定レジスクト、＋？
＋Ｊ記谷牛ヤノシュメモリ毎にキャッシュメモリ内′各
は換制一部とを備え、ｌＪ記各キャッジ−メモリ（こは
ｆ８′ｉＩ記バンク指定レジスタで指定される前記王記
・慮−＃２：置のバンクの内容のみを収容し得ると共（
こ、前記谷キャッジーメモリ毎に前記内容置換制御卸部
によって個々のキャッジ−メモリへυノアクセス待５、
（こ応じて各キャッジ−メモリ毎にａ＝アルゴリズムで
置換制御卸を行い得る記憶装置が得られる。
独立（こアクセスし得る複数筒のキャッジ−メモリと、
ＳｉＪ記仮数′尚のキャッシュメモリ毎に前日己王記憶
装置０）バンクを指にするバック相定レジスクト、＋？
＋Ｊ記谷牛ヤノシュメモリ毎にキャッシュメモリ内′各
は換制一部とを備え、ｌＪ記各キャッジ−メモリ（こは
ｆ８′ｉＩ記バンク指定レジスタで指定される前記王記
・慮−＃２：置のバンクの内容のみを収容し得ると共（
こ、前記谷キャッジーメモリ毎に前記内容置換制御卸部
によって個々のキャッジ−メモリへυノアクセス待５、
（こ応じて各キャッジ−メモリ毎にａ＝アルゴリズムで
置換制御卸を行い得る記憶装置が得られる。
以−Ｆ１図面を参照しながら、本発明の実施列ζこ一つ
いて説明する。
いて説明する。
第１図は本発明の酊１の実施例を示すブロック図である
。図中、１０は主記憶装置、１１は主記憶アドレスレジ
スタ（以降ＭＡＲ）、２０は４１１７）キャッシュメモ
リ、３０は渠２のキャッシュメモリ、２１および３１は
夫々第１および第２のキャッジ−メモリ２０．３０−と
対応Ｔ６バンク指定レジスタ（以１８４！８８Ｆｔ）、
２２２よび３２は夫々第１および第２のキャッンユメモ
リ２０．３０４こ対応Ｔ６キヤツシユアドレス・レジス
タ（以ＩＩｃＡＲ）、４１６−１８ＳＲ２１ｇ ｙ、：
Ｌｔ Ｂ８１（，３１ｏ＞イスｔ’Ｌｎｚ）内容を選択
してＭＡＲ，１１のバンク指定部に与えるセレクタ、４
２はＣＩ（，２２またはＣＡＲ，３２のいずれかの内容
を選択してＭＡＲＩＩのバンク内相対アドレス指定１ｆ
Ｉｉｔこ与えるセレクタ、６０はレジスタＢＳｇ２１．
３１の更オｒ手段と、キャッシュメモリ８谷置換制御手
段６１とを含む制御部（以降プロセッサと称することが
あり）である。
。図中、１０は主記憶装置、１１は主記憶アドレスレジ
スタ（以降ＭＡＲ）、２０は４１１７）キャッシュメモ
リ、３０は渠２のキャッシュメモリ、２１および３１は
夫々第１および第２のキャッジ−メモリ２０．３０−と
対応Ｔ６バンク指定レジスタ（以１８４！８８Ｆｔ）、
２２２よび３２は夫々第１および第２のキャッンユメモ
リ２０．３０４こ対応Ｔ６キヤツシユアドレス・レジス
タ（以ＩＩｃＡＲ）、４１６−１８ＳＲ２１ｇ ｙ、：
Ｌｔ Ｂ８１（，３１ｏ＞イスｔ’Ｌｎｚ）内容を選択
してＭＡＲ，１１のバンク指定部に与えるセレクタ、４
２はＣＩ（，２２またはＣＡＲ，３２のいずれかの内容
を選択してＭＡＲＩＩのバンク内相対アドレス指定１ｆ
Ｉｉｔこ与えるセレクタ、６０はレジスタＢＳｇ２１．
３１の更オｒ手段と、キャッシュメモリ８谷置換制御手
段６１とを含む制御部（以降プロセッサと称することが
あり）である。
不発明の装置では、牛ヤクシ二メモリ毎ｌこその時点で
収容すべき主記憶装置のバンクを一息に対応付ける。実
施例では、息几１１の上位３ビツトをバンク指定ビット
として用い、主記憶装置１０のアドレス０・・・０番力
）ら０００１・・−１（計ｎビット）番地までをバンク
０００、アドレス００１０・・・０から００１１・・・
１（夫々ｎビット）番地までをバンク００１、以降バン
ク０１０，０１１，１００，１０１，１１０゜１１１の
計８バンクに分割して管理す６（第１図主記憶装置１０
内の破線で示しである）。初期化フェーズでこの３ビツ
トが各キャッシュメモリ毎に備えらｒｂ−ｃい６ＢｓＲ
２ｔ、３１にセットさｒＬ、にとによって主記憶バンク
とキャッシュメモリ２０ 、３０が対応付けられる。例
えばＢ５Ｒ２１ｆこ１１１がセ。
収容すべき主記憶装置のバンクを一息に対応付ける。実
施例では、息几１１の上位３ビツトをバンク指定ビット
として用い、主記憶装置１０のアドレス０・・・０番力
）ら０００１・・−１（計ｎビット）番地までをバンク
０００、アドレス００１０・・・０から００１１・・・
１（夫々ｎビット）番地までをバンク００１、以降バン
ク０１０，０１１，１００，１０１，１１０゜１１１の
計８バンクに分割して管理す６（第１図主記憶装置１０
内の破線で示しである）。初期化フェーズでこの３ビツ
トが各キャッシュメモリ毎に備えらｒｂ−ｃい６ＢｓＲ
２ｔ、３１にセットさｒＬ、にとによって主記憶バンク
とキャッシュメモリ２０ 、３０が対応付けられる。例
えばＢ５Ｒ２１ｆこ１１１がセ。
トさｎている間はキャッシュメモリ２０には主記憶バン
ク１１１の内容のみを収容し得る。ＣＡ几２２およびＣ
ＡＲ３２はｎビットの主記憶アドレスの下位ｎ−３ビツ
トで構成さｎ５主記憶バンク内の相対番地を指定する。
ク１１１の内容のみを収容し得る。ＣＡ几２２およびＣ
ＡＲ３２はｎビットの主記憶アドレスの下位ｎ−３ビツ
トで構成さｎ５主記憶バンク内の相対番地を指定する。
Ｂ８Ｒ２１の出力はバス２１０１’を弁してセレクタ４
１への一方の入力として与えらｆ’ｌ、、Ｂ５Ｒ３１の
出力はバス３１０１を介してセレクタ４１への他方の入
力として与えられる。セレクタ４１は、線６０４１を介
してブ１コセッサ６０より送られる信号に従い、バス４
１０１を介してＢ５Ｒ２１またはＢＳＨ，ａｌの内容を
ＭＡＲＬ １０）バンク指定部へ印加する。
１への一方の入力として与えらｆ’ｌ、、Ｂ５Ｒ３１の
出力はバス３１０１を介してセレクタ４１への他方の入
力として与えられる。セレクタ４１は、線６０４１を介
してブ１コセッサ６０より送られる信号に従い、バス４
１０１を介してＢ５Ｒ２１またはＢＳＨ，ａｌの内容を
ＭＡＲＬ １０）バンク指定部へ印加する。
ＣＡＲ２２およびＣＡＡｓ２Ｏ内容は、同様（こして夫
々、バス２２０１８よび３２０１Ｆ介してセレクタ４２
へ印加され、プロセッサ６０より＄６０４０ｉ介して込
らｎ７６選択信号に従い、ＣＡＲ２２才たはＣＡＡｓ２
Ｏいずれかがバス４２０１を介してＭＡＲｌｌのバンク
同相対番地指定都へ送らｎる。
々、バス２２０１８よび３２０１Ｆ介してセレクタ４２
へ印加され、プロセッサ６０より＄６０４０ｉ介して込
らｎ７６選択信号に従い、ＣＡＲ２２才たはＣＡＡｓ２
Ｏいずれかがバス４２０１を介してＭＡＲｌｌのバンク
同相対番地指定都へ送らｎる。
ＭＡＲ，１１の内容はバス１１０１を介して主記憶装置
ｌＯへ、その番地として与えられる。主記憶装置１０の
データは、バス１００ＩＫ介しキャッシュメモリ２０お
よび３０と結ばわ、６゜キャッシュメモリ２０８よび３
０の内容は夫々バス２００１゜３００１を介してプロセ
ッサ６０と結ばイ１，６゜主記憶装置１０とキャッジ−
メモＩ） ２０ 、３０ （１，）間０）データ転送は
、特定の主記憶バンクとキャッジ−メモリが対応するこ
とを除き、通常のキャッジ−メモリと同様に行なわれる
。また、キャッジ−メモリ内容と王ａ己憶内蓉との対応
の保守およびキャッジ−メモリ内容の置換は、制御部６
０内に含まれる置換制御部６１によって制御される。こ
の部分は従来行われているキャッジ−メモリコントロー
ラと全く同様な為説明は省略する。
ｌＯへ、その番地として与えられる。主記憶装置１０の
データは、バス１００ＩＫ介しキャッシュメモリ２０お
よび３０と結ばわ、６゜キャッシュメモリ２０８よび３
０の内容は夫々バス２００１゜３００１を介してプロセ
ッサ６０と結ばイ１，６゜主記憶装置１０とキャッジ−
メモＩ） ２０ 、３０ （１，）間０）データ転送は
、特定の主記憶バンクとキャッジ−メモリが対応するこ
とを除き、通常のキャッジ−メモリと同様に行なわれる
。また、キャッジ−メモリ内容と王ａ己憶内蓉との対応
の保守およびキャッジ−メモリ内容の置換は、制御部６
０内に含まれる置換制御部６１によって制御される。こ
の部分は従来行われているキャッジ−メモリコントロー
ラと全く同様な為説明は省略する。
不実施例の動作について更に詳細（こ説明する。
初期化フェーズでは主記憶バンクとキャッシュメ七りと
の対応付けを行う。この処理は第１図のプロセッサ６０
の制御の下に行わｎる。−例としてキャッシュメモリ２
０を主記憶バンク０００ζこ対応させ、キャッシュメモ
リ３０７１ｉ−主記憶バンク００１（こ対応させるには
、プロセッサ６０の出力バス６０２１を介して０００が
Ｂ５Ｒ２１ζこ送らｎてセットされ、バス６０３１を介
して００１がＢＳＳ３Ｎ４送られてセットされ６り 上記初期化が終了Ｔ６と、プロセ、す６０は主り己１意
１０を、キャッジ−メモリ２０および３０を介してアク
セスすう。すなわち、バンク０００の内′キをアクセス
するには、キャッジ−メモリ２０に目的のデータα）有
無を調べ、存在すればバス６０２２を介してキャッジ−
メモリの番地を送りバス２００１を介してデータをアク
セスする。存在しないときには、線６０４０を介してセ
レクタ４１および４２に夫々バス２１０１．２２０１を
選択する信号を送りＭＡＲｌｌにバンク０００内のアド
レスを送って主記憶１０をアクセスする。主記憶データ
は、キャッジ−メモリ２０を介して転送される。
の対応付けを行う。この処理は第１図のプロセッサ６０
の制御の下に行わｎる。−例としてキャッシュメモリ２
０を主記憶バンク０００ζこ対応させ、キャッシュメモ
リ３０７１ｉ−主記憶バンク００１（こ対応させるには
、プロセッサ６０の出力バス６０２１を介して０００が
Ｂ５Ｒ２１ζこ送らｎてセットされ、バス６０３１を介
して００１がＢＳＳ３Ｎ４送られてセットされ６り 上記初期化が終了Ｔ６と、プロセ、す６０は主り己１意
１０を、キャッジ−メモリ２０および３０を介してアク
セスすう。すなわち、バンク０００の内′キをアクセス
するには、キャッジ−メモリ２０に目的のデータα）有
無を調べ、存在すればバス６０２２を介してキャッジ−
メモリの番地を送りバス２００１を介してデータをアク
セスする。存在しないときには、線６０４０を介してセ
レクタ４１および４２に夫々バス２１０１．２２０１を
選択する信号を送りＭＡＲｌｌにバンク０００内のアド
レスを送って主記憶１０をアクセスする。主記憶データ
は、キャッジ−メモリ２０を介して転送される。
バンク００１の内容のアクセスはキャッシュメモリ３０
を介し、主記憶アクセス時にはセレクタ４１および４２
ｔこ夫々バス３１０１．３２０１を選択する信号を送出
することにより、上記と同様に行われる。
を介し、主記憶アクセス時にはセレクタ４１および４２
ｔこ夫々バス３１０１．３２０１を選択する信号を送出
することにより、上記と同様に行われる。
以上で本発明のｇｌの実施例についての説明を終了する
。
。
第２図は不発明の第２の実施例を示すブロック図である
。第２図では説明のため最小限必要な要素のみ示してあ
り、第１図と同一の構成要素（こは同一番号を付しであ
る０第１図船こ示した実施例と異６ｔＭＪ分ｔこついて
のみ説明する。第２凶の２３は。
。第２図では説明のため最小限必要な要素のみ示してあ
り、第１図と同一の構成要素（こは同一番号を付しであ
る０第１図船こ示した実施例と異６ｔＭＪ分ｔこついて
のみ説明する。第２凶の２３は。
キャッジ−メモリ２０の内蓉置換制御１４１部、３３は
キャッジ−メモリ３０の内容置換制御部である〇向合置
換制御部２３および３３の内部構成は従来行わｎている
方法と全く同一の為詳細は述べないＯ置換を行う際のア
ルゴリズムとしては、キャッジ−内に格納されるデータ
へのアクセス特性に応じて、キャッシュメモリσ）ヒツ
ト率（目的のデータがキャッシュメモリ内に見付かる確
率）を高めるよう数種類の方法が従来深川されている。
キャッジ−メモリ３０の内容置換制御部である〇向合置
換制御部２３および３３の内部構成は従来行わｎている
方法と全く同一の為詳細は述べないＯ置換を行う際のア
ルゴリズムとしては、キャッジ−内に格納されるデータ
へのアクセス特性に応じて、キャッシュメモリσ）ヒツ
ト率（目的のデータがキャッシュメモリ内に見付かる確
率）を高めるよう数種類の方法が従来深川されている。
例えばＬＲＵは、最も旧い時点でアクセスさｎたデータ
を選んで追出しの対称とする方法、ＦＩＦＯは最も旧く
ロードさｎたデータを追出す方法、ＬＩＦＯは最も＃ｒ
しくロードさｎたデータを追出す方法等であ０ 不発明の累２の実施例は、上記置換アルゴリズムを制御
する内容置換制御部を複数のキャッジ−メモリ毎に備え
、谷キャッジーメモリ毎に異る置換アルゴリズムを適用
できるようにしたことを骨子とする。すなわち、枢２図
で例えば内容置換制御１Ｉ４Ｉｔ、β２３はＩ、Ｉｔ、
Ｕアルゴリズムでキャッジ−メモリ２０の内容置換を行
うよう構成し、内容置換側ｒｆｆＩＪ＝ｕ ３３ ハＦ
ＩＦＯアルゴリズムでキャッシュメモＩＪ ３０の内容
置換を行うよう構成する。各キャッジ−メモ１月こけ主
記憶装置の特定のバンクの内容のみがロードされるため
、予めバンク栂にアクセス特性を−にするデータを格納
することをこまってヒツト率の高い１−ヤッシーメモリ
を構成することができる。
を選んで追出しの対称とする方法、ＦＩＦＯは最も旧く
ロードさｎたデータを追出す方法、ＬＩＦＯは最も＃ｒ
しくロードさｎたデータを追出す方法等であ０ 不発明の累２の実施例は、上記置換アルゴリズムを制御
する内容置換制御部を複数のキャッジ−メモリ毎に備え
、谷キャッジーメモリ毎に異る置換アルゴリズムを適用
できるようにしたことを骨子とする。すなわち、枢２図
で例えば内容置換制御１Ｉ４Ｉｔ、β２３はＩ、Ｉｔ、
Ｕアルゴリズムでキャッジ−メモリ２０の内容置換を行
うよう構成し、内容置換側ｒｆｆＩＪ＝ｕ ３３ ハＦ
ＩＦＯアルゴリズムでキャッシュメモＩＪ ３０の内容
置換を行うよう構成する。各キャッジ−メモ１月こけ主
記憶装置の特定のバンクの内容のみがロードされるため
、予めバンク栂にアクセス特性を−にするデータを格納
することをこまってヒツト率の高い１−ヤッシーメモリ
を構成することができる。
以上で本発明の第２の実施例の説明を終了する。
以′上の説明で明ら力上なように、不発明は従来方式に
比べて、大容量の主記憶装置を高速にアクセス出来るよ
うな記憶装置である。
比べて、大容量の主記憶装置を高速にアクセス出来るよ
うな記憶装置である。
本発明の嬉１の実施例は、上記は装置の特定のバンクに
対応した独立のキャッシュメモリヲ設けることにより、
プロセッサ側からは夫々のキャッシュメモリを独立にア
クセスできるため、キャッシュメモリへヒツトｙる限り
大きな性能向上度が得られる。
対応した独立のキャッシュメモリヲ設けることにより、
プロセッサ側からは夫々のキャッシュメモリを独立にア
クセスできるため、キャッシュメモリへヒツトｙる限り
大きな性能向上度が得られる。
従来も、主記憶の内容を命令とデータという属性に分け
、夫々独立のキャッジ−メモリを設けてロードする方式
はあったが、不発明のようｔこ主ｉ己憶の物理的なバン
クに対応してキャッシュメモリを設け６方式とは全く異
るものである。すなわら上記従来の方式では記憶空間が
増大したときのアドレス計算負荷増大に対処することが
できない。
、夫々独立のキャッジ−メモリを設けてロードする方式
はあったが、不発明のようｔこ主ｉ己憶の物理的なバン
クに対応してキャッシュメモリを設け６方式とは全く異
るものである。すなわら上記従来の方式では記憶空間が
増大したときのアドレス計算負荷増大に対処することが
できない。
また、上記従来方法ではキャッジ−メモリは冒々２箇し
か持てないためアクセス並列度は最大２ｉこ限られてい
る。
か持てないためアクセス並列度は最大２ｉこ限られてい
る。
不発明の第２の実施例は、上記発明に加えキャッジ−メ
モリ毎に内容置換アルゴリズムを独立に適用できるよう
構成されている為、データへのアクセス特性に応じてよ
りきめ細かい制御を行うこと（こまってキャッジ−メモ
リへのヒツト率を向上できる効率の良い記憶装置である
。
モリ毎に内容置換アルゴリズムを独立に適用できるよう
構成されている為、データへのアクセス特性に応じてよ
りきめ細かい制御を行うこと（こまってキャッジ−メモ
リへのヒツト率を向上できる効率の良い記憶装置である
。
以上、不発明を実施しＵを用いて説明したが、これらは
単なる例にすぎず、本願の特許請求の範囲を限定するも
のではない。すなわち、実施例ではキャッジ−メモリを
２箇備えた例（こついて示したが、３簡以上の数であっ
てもよい。また、説明の為主記憶のバンクを８ケに分割
す６例を示したが複数であわばよい。
単なる例にすぎず、本願の特許請求の範囲を限定するも
のではない。すなわち、実施例ではキャッジ−メモリを
２箇備えた例（こついて示したが、３簡以上の数であっ
てもよい。また、説明の為主記憶のバンクを８ケに分割
す６例を示したが複数であわばよい。
また、複数箇設けられているキャッジ−メモリは、夫々
読出し幅、容量、構成素子の速度等を異にして構成する
ことができ、より効率の良い記憶装置として提供できる
。とくに主記憶バンク毎に固定幅の表を格納し、その幅
に会わせた語幅のキャッジ−メモリを備えておけば、キ
ャッジ−メモリ１回のアクセスでその表の１工ントリ分
がプロセッサに与えられる。さらにこの幅が主記憶読出
し幅の整数倍であればキャッシュメモリアドレスレジス
タ長を短かくすることができ、アドレス計算負荷が更に
減少する。
読出し幅、容量、構成素子の速度等を異にして構成する
ことができ、より効率の良い記憶装置として提供できる
。とくに主記憶バンク毎に固定幅の表を格納し、その幅
に会わせた語幅のキャッジ−メモリを備えておけば、キ
ャッジ−メモリ１回のアクセスでその表の１工ントリ分
がプロセッサに与えられる。さらにこの幅が主記憶読出
し幅の整数倍であればキャッシュメモリアドレスレジス
タ長を短かくすることができ、アドレス計算負荷が更に
減少する。
第１図は本発明の第１の実施例を示すブロック図である
。図中、１０は複数のバンクから成る主記憶装置、２０
および３０は夫々独立にアクセスし得るキャッシュメモ
リ、２１．３１はキャッシュメモ’、１２０．３０に対
応する前記主記憶バンクを指定するバンク指定レジスタ
、６０はバンク指定レジスタ２１．３１を更新する手段
とキャッジ−メモリ内容置換制御部６１を含み記憶装置
金庫を制御する制御部である。
。図中、１０は複数のバンクから成る主記憶装置、２０
および３０は夫々独立にアクセスし得るキャッシュメモ
リ、２１．３１はキャッシュメモ’、１２０．３０に対
応する前記主記憶バンクを指定するバンク指定レジスタ
、６０はバンク指定レジスタ２１．３１を更新する手段
とキャッジ−メモリ内容置換制御部６１を含み記憶装置
金庫を制御する制御部である。
Claims (2)
- （１）複数のバンク力１ら成る主記憶装置と、夫々独立
番こアクセスし得６Ｍ数箇のキャッジ−メモリと、前記
複数筒ＣＩ）キャッジ−メモリ毎ｌこ前記主記憶バンク
を指定Ｔ６バンク指定レジスタと、キャッジ−メモリ内
容置換制御手段を含む制御部とを備え。 前記個々のキャッシュメモリには前記バンク指定レジス
タで指定される前記主記憶装置のバンクの内容のみを収
容し得ることを特徴とする記憶装置。 - （２）複数のバンクから成る主記憶装置と、夫々独立に
アクセスし得／）複数筒のキャッジ−メモリと、前記複
数筒のキャッシュメモリ毎に前記主記憶装置のバンクを
指定するバンク指定レジスタと、前記各キャッジ−メモ
リ毎にキャッシュメモリ内容置換制御部とを備え、Ｐｌ
ｉＩ記各キャッシュメモ１月こは前記バンク指定レジス
タで指定されるＩｒ１Ｊ記王妃憶装置のバンクの内存の
みを収容し得ると共に、前記各キャッジ−メモリ毎に前
記内容置換制御部によって個々のキャッシュメモリへの
アクセス特性に応じて各キャッシュメモリ毎に異るアル
ゴリズムで置換制御を行い得ることを特徴とする記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181125A JPS5971184A (ja) | 1982-10-15 | 1982-10-15 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181125A JPS5971184A (ja) | 1982-10-15 | 1982-10-15 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5971184A true JPS5971184A (ja) | 1984-04-21 |
| JPH0421222B2 JPH0421222B2 (ja) | 1992-04-09 |
Family
ID=16095295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57181125A Granted JPS5971184A (ja) | 1982-10-15 | 1982-10-15 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5971184A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174041A (ja) * | 1984-09-18 | 1986-04-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | コンピュータ・メモリシステム |
| JPS61109146A (ja) * | 1984-11-01 | 1986-05-27 | Fujitsu Ltd | 先行制御方式 |
| JPS61267149A (ja) * | 1985-05-21 | 1986-11-26 | Nec Corp | デ−タ処理装置 |
| JPS6444557A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Information processor |
| JP2005339348A (ja) * | 2004-05-28 | 2005-12-08 | Renesas Technology Corp | 半導体装置 |
-
1982
- 1982-10-15 JP JP57181125A patent/JPS5971184A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174041A (ja) * | 1984-09-18 | 1986-04-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | コンピュータ・メモリシステム |
| JPS61109146A (ja) * | 1984-11-01 | 1986-05-27 | Fujitsu Ltd | 先行制御方式 |
| JPS61267149A (ja) * | 1985-05-21 | 1986-11-26 | Nec Corp | デ−タ処理装置 |
| JPS6444557A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Information processor |
| JP2005339348A (ja) * | 2004-05-28 | 2005-12-08 | Renesas Technology Corp | 半導体装置 |
| US8032715B2 (en) | 2004-05-28 | 2011-10-04 | Renesas Electronics Corporation | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421222B2 (ja) | 1992-04-09 |
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