JPS597229B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS597229B2 JPS597229B2 JP49143411A JP14341174A JPS597229B2 JP S597229 B2 JPS597229 B2 JP S597229B2 JP 49143411 A JP49143411 A JP 49143411A JP 14341174 A JP14341174 A JP 14341174A JP S597229 B2 JPS597229 B2 JP S597229B2
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- diffusion layer
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Description
【発明の詳細な説明】
本発明は新規なＭＯＳ型電界効果トランジスタ（以下Ｍ
ＯＳＦＥＴと略す）および複数個のＭＯＳＦＥＴよりな
る集積回路（以下ＭＯＳＩＣと略す）の製造方法に関す
るものである。
ＯＳＦＥＴと略す）および複数個のＭＯＳＦＥＴよりな
る集積回路（以下ＭＯＳＩＣと略す）の製造方法に関す
るものである。
従来のシリコンゲートＭＯＳＦＥＴの基本的な断面構造
は第１図に示したように、１導電型を有す′る基板たと
えばＰ型（１００）ＩＯＱ−儂のＳｉ単結晶１上のゲー
ト２石よびゲート酸化膜３、フィールド酸化膜４で囲ま
れた部分に、基板と反対導電型たとえばｎｆのソーース
５およびドレーン６を熱拡散法あるいはイオン打込法で
形成してある。
は第１図に示したように、１導電型を有す′る基板たと
えばＰ型（１００）ＩＯＱ−儂のＳｉ単結晶１上のゲー
ト２石よびゲート酸化膜３、フィールド酸化膜４で囲ま
れた部分に、基板と反対導電型たとえばｎｆのソーース
５およびドレーン６を熱拡散法あるいはイオン打込法で
形成してある。
このためにＦＥＴの実効チャネル長Ｌは、実際のゲート
長さＬ’から横方向へのソース５およびドレーン６部分
を形成する不純物の拡散長ｌの２倍を引いたＬ■Ｌ’−
２、ｅ という長さとなり、設訂値であるマスク上のあるいはゲ
ートの長さよりも小さくなる。
長さＬ’から横方向へのソース５およびドレーン６部分
を形成する不純物の拡散長ｌの２倍を引いたＬ■Ｌ’−
２、ｅ という長さとなり、設訂値であるマスク上のあるいはゲ
ートの長さよりも小さくなる。
前記横方向拡散長ｌの大きさは、熱拡散法で形成した場
合は拡散深さＸｊ（７）Ｏ、８倍、またイオン打込み法
で形成した場合は０．４倍であるが、拡散深さＸＪの大
きさは第１図に示したように、該ＭＯＳＦＥＴのソース
５およびドレーン６に対して金属としてアルミニウムを
用いた配線７を使う場合、アルミニウム−シリコンの共
晶が形成され、ソースあるいはドレーン部のシリコンが
アルミニウム中に固溶してしまい基板１とアルミニウム
配線Ｔが電気的に接触し、得られたＭＯＳＦＥＴが動作
しなくなるためｌＩｔｍあるいはそ打以上にする必要が
ある。このために実効チャネル長１、は、マスク上のチ
ャネル長Ｌ’に比して、少なくともソースおよびドレー
ンをイオン打込法で、形成した場合には０．８μｍ、ま
た熱拡散法で形成した場合には１．６μｍ程度短かくな
る。さらに素子面積を考えると、アルミニウムの配線７
は、フィールド酸化膜４上に被着したＰＳＧ膜８（フオ
スフオ・シリケーートガラスＳｉＯ２（Ｐ２Ｏ５））に
あけたコンタクト穴を通して行なうためアルミニウム配
線１が正しくソース５およびドレーン６部分に接触する
ためにはマスク合わせ余裕が必要で素子面積を縮小する
事が困難である。
合は拡散深さＸｊ（７）Ｏ、８倍、またイオン打込み法
で形成した場合は０．４倍であるが、拡散深さＸＪの大
きさは第１図に示したように、該ＭＯＳＦＥＴのソース
５およびドレーン６に対して金属としてアルミニウムを
用いた配線７を使う場合、アルミニウム−シリコンの共
晶が形成され、ソースあるいはドレーン部のシリコンが
アルミニウム中に固溶してしまい基板１とアルミニウム
配線Ｔが電気的に接触し、得られたＭＯＳＦＥＴが動作
しなくなるためｌＩｔｍあるいはそ打以上にする必要が
ある。このために実効チャネル長１、は、マスク上のチ
ャネル長Ｌ’に比して、少なくともソースおよびドレー
ンをイオン打込法で、形成した場合には０．８μｍ、ま
た熱拡散法で形成した場合には１．６μｍ程度短かくな
る。さらに素子面積を考えると、アルミニウムの配線７
は、フィールド酸化膜４上に被着したＰＳＧ膜８（フオ
スフオ・シリケーートガラスＳｉＯ２（Ｐ２Ｏ５））に
あけたコンタクト穴を通して行なうためアルミニウム配
線１が正しくソース５およびドレーン６部分に接触する
ためにはマスク合わせ余裕が必要で素子面積を縮小する
事が困難である。
また前述のごとく、不純物の横方向拡散があるため、素
子面積および素子間の分離領域を小さくする事は困難で
ある。ＭＯＳＦＥＴおよびＭＯＳＩＣを高速化するため
には、一般的に実効チヤネル長Ｌを短かくし、また特に
ソースおよびドレーン部分の面積を縮小し、さらにドレ
ーンとゲートの重なり部分の面積を減少させる事が有効
である。
子面積および素子間の分離領域を小さくする事は困難で
ある。ＭＯＳＦＥＴおよびＭＯＳＩＣを高速化するため
には、一般的に実効チヤネル長Ｌを短かくし、また特に
ソースおよびドレーン部分の面積を縮小し、さらにドレ
ーンとゲートの重なり部分の面積を減少させる事が有効
である。
このために、マスタ上のチヤネル長Ｌ７を減少させる事
が必要であるが、前述の理由で横方向の拡散長が大きく
、このためにＬを必要な値にするためには、拡散長ｌを
精度よく制御する必要がある。さらに実効チヤネル長Ｌ
が短かくなつてくると、ソース５およびドレーン６間の
耐圧が、パンチ・スルー現象によつて低下し、ＭＯＳＦ
ＥＴおよびＭＯＳＩＣの動作に必要な電圧を印カロする
事ができずさらにＭＯＳＦＥＴのしきい電圧ＶＴＨが低
下するという副次的効果が生ずるため高速化を行なうた
めにチヤネルを短かくする事が不可能になる。以上従来
のＭＯＳＦＥＴおよび〜１０ＳＩＣの問題点を列挙した
が、もう一度まとめると、１）アルミニウムとシリコン
の共晶が起こるためソースおよびドレーンの拡散深さを
少なくとも１μｍ程度以上と大きくする必要がある。
が必要であるが、前述の理由で横方向の拡散長が大きく
、このためにＬを必要な値にするためには、拡散長ｌを
精度よく制御する必要がある。さらに実効チヤネル長Ｌ
が短かくなつてくると、ソース５およびドレーン６間の
耐圧が、パンチ・スルー現象によつて低下し、ＭＯＳＦ
ＥＴおよびＭＯＳＩＣの動作に必要な電圧を印カロする
事ができずさらにＭＯＳＦＥＴのしきい電圧ＶＴＨが低
下するという副次的効果が生ずるため高速化を行なうた
めにチヤネルを短かくする事が不可能になる。以上従来
のＭＯＳＦＥＴおよび〜１０ＳＩＣの問題点を列挙した
が、もう一度まとめると、１）アルミニウムとシリコン
の共晶が起こるためソースおよびドレーンの拡散深さを
少なくとも１μｍ程度以上と大きくする必要がある。
２）このためにチヤネル長は、マス久上の設計値よりも
少なくとも０．８〜１．６μｍ程度以上短かくなり、設
計通りの特性を持たせて動作させる事が困難になる。
少なくとも０．８〜１．６μｍ程度以上短かくなり、設
計通りの特性を持たせて動作させる事が困難になる。
３）特にＭＯＳＦＥＴおよびＭＯＳＩＣを高速化させる
時に重要なチヤネル長の短縮は、前述の効果によつて生
ずるソース・ドレーン耐圧の低下、しきい電圧の低下な
どにより不可能になる。
時に重要なチヤネル長の短縮は、前述の効果によつて生
ずるソース・ドレーン耐圧の低下、しきい電圧の低下な
どにより不可能になる。
４）アルミニウムとソース・ドレーンの電気的接合を行
なわせるために、コンタクトの穴明けをする必要がゐる
が、基板と配線およびソースあるいはドレーンの３者が
電気的に接触するために該ＭＯＳＦＥＴおよびＭＯＳＩ
Ｃが動作しなくなる事を防ぐために、接合部のソースあ
るいはドレーンの面積を大きくしておく事が不可欠であ
る。
なわせるために、コンタクトの穴明けをする必要がゐる
が、基板と配線およびソースあるいはドレーンの３者が
電気的に接触するために該ＭＯＳＦＥＴおよびＭＯＳＩ
Ｃが動作しなくなる事を防ぐために、接合部のソースあ
るいはドレーンの面積を大きくしておく事が不可欠であ
る。
このために素子而積を減少させる事が非常に困難である
。したがつて拡散層容量が減少できず素子の高速化がむ
つかしくなる。本発明は以止述べた現在のＭＯＳＦＥＴ
およびＭＯＳＩＣの製造方法の欠点を除くためになされ
たもので、アルミニウム・シリコンの共晶による不良が
起こる原因を除き、かつ実効的なチヤネル部の拡散深さ
を小さくして、チヤネル長を設計値にほぼ等しくし、こ
の結果短かいチヤネル長を持つＭＯＳＦＥＴおよびＭＯ
ＳＩＣにおけるソース・ドレーン耐圧の低下、しきい電
圧の低下を防ぎ、さらに素子の面積を減少させる事を可
能にする半導体装置の製造方法を提供するものである。
。したがつて拡散層容量が減少できず素子の高速化がむ
つかしくなる。本発明は以止述べた現在のＭＯＳＦＥＴ
およびＭＯＳＩＣの製造方法の欠点を除くためになされ
たもので、アルミニウム・シリコンの共晶による不良が
起こる原因を除き、かつ実効的なチヤネル部の拡散深さ
を小さくして、チヤネル長を設計値にほぼ等しくし、こ
の結果短かいチヤネル長を持つＭＯＳＦＥＴおよびＭＯ
ＳＩＣにおけるソース・ドレーン耐圧の低下、しきい電
圧の低下を防ぎ、さらに素子の面積を減少させる事を可
能にする半導体装置の製造方法を提供するものである。
以下本発明を実施例に基づき詳細に説明する。第２図乃
至第５図は本発明の一実施例を示す程図であり、まず、
第２図に示すように、Ｐ形（１００）抵抗率１０Ω・？
のシリコン単結晶基板１１を、１１００℃ウエツト酸化
し、１μｍの厚さに酸化シリコン膜１２を成長させ、ホ
トエツチング技術によりＭＯＳＦＥＴを形成する領域の
酸化膜を除き、さらに１０５０℃乾燥酸素中で再酸化し
て、ゲート酸化膜１３を１２００への厚さに成長させ、
厚さ５０００ＸのポリシリコンをＣＶＤ法により堆積し
、ホトエツチング法によりゲー口４を形成した。ゲート
巾は８μｍでマスク上のチヤネル長Ｌ／は８μｍとなる
。つぎに第３図に示すように、ワンをイオン打込み、ソ
ース１５およびドレーンとなるべきｎ＋拡散層１５，１
６を形成し、同時にポリシリコン層よりなるゲート１４
をｎ型にドープし、さらにＰＳＧ層１７をＣＶＤ法によ
つて堆積した。リンイオンの打込み条件は加速電圧１５
０ｋＶ１打込み量１×１０１５／〜で、ｎ＋拡散層１５
の表面抵抗値は１５０Ω／口拡散深さは０．１５μｍで
ある。ＳＣ（ト）旧６の堆積条件は窒素求釈４％モノシ
ランと１％フオスフインを流量比で２０：１とし堆積時
の基板温度は４００℃で、厚さは８０００Ａである。第
４図に示すようにホトエッチング法によりコンタクト穴
１８をソース１５およびドレーン１６となるべき部分に
形成し、さらに、該コンタクト穴１８を通してＰＯＣＩ
、を拡散源とする熱拡散法によつて深い拡散層１９，２
０をソース領域およびドレーン領域におのおの形成した
。コンタクト穴の大きさは８μＭＸ８μｍ１拡散層の深
さ×ｊは１０μｍ、表面抵抗値は２０Ω／口である。該
拡散層１９および２０は、イオン打込み法によつても形
成できる。つぎに第５図に示すように拡散に用いたコン
タクト穴１８を通してソースおよびトレーン中に形成し
た深い拡散層１９および２０を半導体装置の外部に電気
的に接続させるため、アルミニウム２１を真空蒸着法に
より１μｍの厚さに堆積し、必要部分を残してホトエツ
チング法で取り除いた状態である。第５図に示した構造
のＭＯＳＦＥＴは、アルミニウム−シリコン共晶の問題
あるいはソース・ドレーン耐圧の低下、しきい電圧の低
下、といつた従来技術の欠点を全て除き、かつ素子面積
の減少を行なう事が可能になる。
至第５図は本発明の一実施例を示す程図であり、まず、
第２図に示すように、Ｐ形（１００）抵抗率１０Ω・？
のシリコン単結晶基板１１を、１１００℃ウエツト酸化
し、１μｍの厚さに酸化シリコン膜１２を成長させ、ホ
トエツチング技術によりＭＯＳＦＥＴを形成する領域の
酸化膜を除き、さらに１０５０℃乾燥酸素中で再酸化し
て、ゲート酸化膜１３を１２００への厚さに成長させ、
厚さ５０００ＸのポリシリコンをＣＶＤ法により堆積し
、ホトエツチング法によりゲー口４を形成した。ゲート
巾は８μｍでマスク上のチヤネル長Ｌ／は８μｍとなる
。つぎに第３図に示すように、ワンをイオン打込み、ソ
ース１５およびドレーンとなるべきｎ＋拡散層１５，１
６を形成し、同時にポリシリコン層よりなるゲート１４
をｎ型にドープし、さらにＰＳＧ層１７をＣＶＤ法によ
つて堆積した。リンイオンの打込み条件は加速電圧１５
０ｋＶ１打込み量１×１０１５／〜で、ｎ＋拡散層１５
の表面抵抗値は１５０Ω／口拡散深さは０．１５μｍで
ある。ＳＣ（ト）旧６の堆積条件は窒素求釈４％モノシ
ランと１％フオスフインを流量比で２０：１とし堆積時
の基板温度は４００℃で、厚さは８０００Ａである。第
４図に示すようにホトエッチング法によりコンタクト穴
１８をソース１５およびドレーン１６となるべき部分に
形成し、さらに、該コンタクト穴１８を通してＰＯＣＩ
、を拡散源とする熱拡散法によつて深い拡散層１９，２
０をソース領域およびドレーン領域におのおの形成した
。コンタクト穴の大きさは８μＭＸ８μｍ１拡散層の深
さ×ｊは１０μｍ、表面抵抗値は２０Ω／口である。該
拡散層１９および２０は、イオン打込み法によつても形
成できる。つぎに第５図に示すように拡散に用いたコン
タクト穴１８を通してソースおよびトレーン中に形成し
た深い拡散層１９および２０を半導体装置の外部に電気
的に接続させるため、アルミニウム２１を真空蒸着法に
より１μｍの厚さに堆積し、必要部分を残してホトエツ
チング法で取り除いた状態である。第５図に示した構造
のＭＯＳＦＥＴは、アルミニウム−シリコン共晶の問題
あるいはソース・ドレーン耐圧の低下、しきい電圧の低
下、といつた従来技術の欠点を全て除き、かつ素子面積
の減少を行なう事が可能になる。
本実施例では、マスク上のチヤネル長３μｍの素子にお
いて、従来構造の素子に比して、ソース・ドレーン耐圧
で５０％、しきい電圧で３０％、素子面積で３０％おの
おの改善する事ができた。本発明によれば、前記実施例
に示したＭＯＳＦＥＴのみならず、複数個の前記ＭＯＳ
ＦＥＴよりなるＭＯＳＩＣをも製造可能で、全く同様な
効果を得られる事は明白である。本発明は、特に５μｍ
程度以下の短かいチヤネルを持つＭＯＳＦＥＴおよびＭ
ＯＳＩＣに適用した場合特に有効である。
いて、従来構造の素子に比して、ソース・ドレーン耐圧
で５０％、しきい電圧で３０％、素子面積で３０％おの
おの改善する事ができた。本発明によれば、前記実施例
に示したＭＯＳＦＥＴのみならず、複数個の前記ＭＯＳ
ＦＥＴよりなるＭＯＳＩＣをも製造可能で、全く同様な
効果を得られる事は明白である。本発明は、特に５μｍ
程度以下の短かいチヤネルを持つＭＯＳＦＥＴおよびＭ
ＯＳＩＣに適用した場合特に有効である。
また高い集積度を有するＭＯＳＩＣを作製する場合にも
有効である事はｉうまでもなく、同一の回路を集積する
面積は、従来技術によるＭＯＳＩＣに比して約３０％減
少する事が可能である。また同一回路の動作時間を従来
技術によるＭＯＳＩＣと比較すると約２５％短縮する事
ができ、チヤネル長を短かくできる効果と共に用いれば
、動作時間を１／２に短縮する事ができる。本発明の効
果は前述の如き素子面積の大巾な減少および動作時間の
大巾な短縮のみならず、ＭＯＳＦＥＴの耐圧およびしき
い電圧の制御が可能であるために、歩留りを上げ、信頼
性を向上させる事ができる。以上実施例により述べた如
く、本発明によれば従来技術ではなし得なかつた高い特
性を持つＭＯＳＦＥＴおよびＭＯＳＩＣを、ゲート酸化
膜を通してイオン打込みを行なつて浅い拡散層を形成す
る工程と、コンタクト穴を通して深い拡散層を形成し、
自己整合的に金属一拡散層のコンタクトを得る工程によ
つて、作製する事が可能になる。
有効である事はｉうまでもなく、同一の回路を集積する
面積は、従来技術によるＭＯＳＩＣに比して約３０％減
少する事が可能である。また同一回路の動作時間を従来
技術によるＭＯＳＩＣと比較すると約２５％短縮する事
ができ、チヤネル長を短かくできる効果と共に用いれば
、動作時間を１／２に短縮する事ができる。本発明の効
果は前述の如き素子面積の大巾な減少および動作時間の
大巾な短縮のみならず、ＭＯＳＦＥＴの耐圧およびしき
い電圧の制御が可能であるために、歩留りを上げ、信頼
性を向上させる事ができる。以上実施例により述べた如
く、本発明によれば従来技術ではなし得なかつた高い特
性を持つＭＯＳＦＥＴおよびＭＯＳＩＣを、ゲート酸化
膜を通してイオン打込みを行なつて浅い拡散層を形成す
る工程と、コンタクト穴を通して深い拡散層を形成し、
自己整合的に金属一拡散層のコンタクトを得る工程によ
つて、作製する事が可能になる。
なお本発明における材料は本実施例に記載したものに限
る事はなくたとえばｎ型あるいは（１１１）方位を持つ
シリコン単結晶でも適用可能である事は言うまでもない
。また各々の熱工程における温度、雰囲気等は、熟練し
た技術者であれば適切な値に設定できる事は言うまでも
ない。
る事はなくたとえばｎ型あるいは（１１１）方位を持つ
シリコン単結晶でも適用可能である事は言うまでもない
。また各々の熱工程における温度、雰囲気等は、熟練し
た技術者であれば適切な値に設定できる事は言うまでも
ない。
第１図は従来構造のＭＯＳＦＥＴ断面図、第２図から第
５図は本発明の実施例を示す図である。 １１：基板、１２：フイールド酸化膜、１３：ゲート酸
化膜、１４：ゲート導電体、１５：ソース、１６：ドレ
ーン、１７：ＰＳＧ、１８：コンタクト穴、１９：ソー
スコンタクト、２０：ドレーンコンタクト、２１：金属
配線。
５図は本発明の実施例を示す図である。 １１：基板、１２：フイールド酸化膜、１３：ゲート酸
化膜、１４：ゲート導電体、１５：ソース、１６：ドレ
ーン、１７：ＰＳＧ、１８：コンタクト穴、１９：ソー
スコンタクト、２０：ドレーンコンタクト、２１：金属
配線。
Claims (1)
- 【特許請求の範囲】 １ 下記工程を含む半導体装置の製造方法（１）半導体
基板表面のソースおよびドレインを形成すべき領域にゲ
ートをマスクにして浅い拡散層を形成する工程。 （２）絶縁膜を全面に被着する工程。 （３）上記絶縁膜にコンタクト穴を形成し、上記浅い拡
散層の表面の一部を露出させる工程。 （４）上記コンタクト穴を介して、上記浅い拡散層より
深い拡散層を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49143411A JPS597229B2 (ja) | 1974-12-16 | 1974-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49143411A JPS597229B2 (ja) | 1974-12-16 | 1974-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5169985A JPS5169985A (en) | 1976-06-17 |
| JPS597229B2 true JPS597229B2 (ja) | 1984-02-17 |
Family
ID=15338135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49143411A Expired JPS597229B2 (ja) | 1974-12-16 | 1974-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS597229B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642373A (en) * | 1979-09-13 | 1981-04-20 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS56165338A (en) * | 1980-05-23 | 1981-12-18 | Nec Corp | Semiconductor device and manufacture thereof |
| JPS56162876A (en) * | 1981-04-20 | 1981-12-15 | Mitsubishi Electric Corp | Manufacture of insulated gate type semiconductor device |
| JPS56162877A (en) * | 1981-04-20 | 1981-12-15 | Mitsubishi Electric Corp | Manufacture of insulated gate type semiconductor device |
| JPS60220969A (ja) * | 1984-03-27 | 1985-11-05 | Fuji Photo Film Co Ltd | ホトセンサー |
| JPS60121771A (ja) * | 1984-11-09 | 1985-06-29 | Hitachi Ltd | 半導体装置 |
| JPS6323362A (ja) * | 1987-05-13 | 1988-01-30 | Hitachi Ltd | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528434B2 (ja) * | 1974-01-29 | 1980-07-28 |
-
1974
- 1974-12-16 JP JP49143411A patent/JPS597229B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5169985A (en) | 1976-06-17 |
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