JPS5972764A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5972764A JPS5972764A JP57182917A JP18291782A JPS5972764A JP S5972764 A JPS5972764 A JP S5972764A JP 57182917 A JP57182917 A JP 57182917A JP 18291782 A JP18291782 A JP 18291782A JP S5972764 A JPS5972764 A JP S5972764A
- Authority
- JP
- Japan
- Prior art keywords
- region
- voltage
- passivation film
- diffusion region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に信頼性の高い高耐圧ラ
テラル型半導体装置に関する。
テラル型半導体装置に関する。
半導体技術の進歩に伴い、従来個別素子で構成していた
高耐圧回路を集積化した高耐圧ＩＣの開発が活発化して
いる。これらの高耐圧ＩＣにおいてはラテラル構造の高
耐圧素子（トランジスタやサイリスタ、ＦＥＴ等）が用
いられることが多い。
高耐圧回路を集積化した高耐圧ＩＣの開発が活発化して
いる。これらの高耐圧ＩＣにおいてはラテラル構造の高
耐圧素子（トランジスタやサイリスタ、ＦＥＴ等）が用
いられることが多い。
しかし従来のこれらの高耐圧ラテラル素子では耐圧を上
げると高信頼性の実現が困難になるという欠点があった
。
げると高信頼性の実現が困難になるという欠点があった
。
第１図はフィールドプレート構造を用いた従来の高耐圧
ラテラルｐｎｐ）ランジスタラ示ス。この図を用いて従
来技術の欠点を詳しく述べる。
ラテラルｐｎｐ）ランジスタラ示ス。この図を用いて従
来技術の欠点を詳しく述べる。
第１図において、１はｎ型導電性の半導体基体（Ｓｉ）
、２．ａは上方主表面に拡散により設けたｐ型導電性の
コレクタ領域（ＰＣ）、エミッタ領域（Ｐｇ）、４は下
側主表面に設けたｎ型導電性の高不純物濃度領域（”）
、５．６はパッシベーション膜（８ｉ０２）７の開孔を
通してコレクタ、エミツタ両頭域２，３の各々に低抵抗
接触させたコレクタ、エミッタ電極（Ａｔ）、８は第２
のパッシベーション膜、９は半導体基体１の下側主表面
に設けた絶縁膜である、 同、半導体基体１の不純物が拡散されなかった領域はベ
ース領域（ｎ、 ） １ ａとして働き、この領域１ａ
に低抵抗接触させたベース電極は図示されていない。
、２．ａは上方主表面に拡散により設けたｐ型導電性の
コレクタ領域（ＰＣ）、エミッタ領域（Ｐｇ）、４は下
側主表面に設けたｎ型導電性の高不純物濃度領域（”）
、５．６はパッシベーション膜（８ｉ０２）７の開孔を
通してコレクタ、エミツタ両頭域２，３の各々に低抵抗
接触させたコレクタ、エミッタ電極（Ａｔ）、８は第２
のパッシベーション膜、９は半導体基体１の下側主表面
に設けた絶縁膜である、 同、半導体基体１の不純物が拡散されなかった領域はベ
ース領域（ｎ、 ） １ ａとして働き、この領域１ａ
に低抵抗接触させたベース電極は図示されていない。
一般にＩＣのパッシベーション膜７中ＫｉｄＮａ等の正
電荷が存在する。又ベース領域１ａとパッシベーション
膜７の界面付近には正電荷をもつ界面準位や固定電荷が
存在する。高耐圧を実現するためにベース領域１ａの不
純物濃度を小さくして電圧を印加した場合に空乏層が拡
がシやすくなるようにしても、上記の正電荷がパッシベ
ーション膜７中に存在するためにベース領域１ａ表面付
近に負のチャージが誘起され表面付近はバルクよりも高
濃度になシ耐圧が小さい値におさえられてしまう。
電荷が存在する。又ベース領域１ａとパッシベーション
膜７の界面付近には正電荷をもつ界面準位や固定電荷が
存在する。高耐圧を実現するためにベース領域１ａの不
純物濃度を小さくして電圧を印加した場合に空乏層が拡
がシやすくなるようにしても、上記の正電荷がパッシベ
ーション膜７中に存在するためにベース領域１ａ表面付
近に負のチャージが誘起され表面付近はバルクよりも高
濃度になシ耐圧が小さい値におさえられてしまう。
コレクタ電極５をコレクタ領域２の表面接合端よシも張
９出したいわゆるフィールドプレート構造にすると、コ
レクタ電域２に電圧を印加した時にフィールドプレート
部からの電界により８１表面付近に誘起された負の゛電
荷が排斥され、ベース領域１ａ表面付近の空乏層を点緋
にて示すように拡がり易くでき電界集中を緩和できる。
９出したいわゆるフィールドプレート構造にすると、コ
レクタ電域２に電圧を印加した時にフィールドプレート
部からの電界により８１表面付近に誘起された負の゛電
荷が排斥され、ベース領域１ａ表面付近の空乏層を点緋
にて示すように拡がり易くでき電界集中を緩和できる。
高耐圧を実現するにはパッシベーションＭ７ｆ：薄＜シ
フイールドプレート効果をベース領域１ａ表面によシ大
きく作用させるとともにバルク内のコレクタ接合の電界
集中緩和にも寄与させるようにするとよい。しかしパッ
シベーション膜７を薄くしすぎるとフィールドプレート
端直下付近のベース領域１ａ表面付近で電界集中が激し
くなり逆に耐圧が低下してしまう。従ってパッシベーシ
ョン膜７の厚さはある適正範囲の値にする必要が必る。
フイールドプレート効果をベース領域１ａ表面によシ大
きく作用させるとともにバルク内のコレクタ接合の電界
集中緩和にも寄与させるようにするとよい。しかしパッ
シベーション膜７を薄くしすぎるとフィールドプレート
端直下付近のベース領域１ａ表面付近で電界集中が激し
くなり逆に耐圧が低下してしまう。従ってパッシベーシ
ョン膜７の厚さはある適正範囲の値にする必要が必る。
上記のパッシベーション膜７及びベース領域１ａとの界
面の正電荷が大きいと上記の適正パッシベーション膜厚
の範囲はきわめて狭まるので、正電荷は少なくする必要
がある。
面の正電荷が大きいと上記の適正パッシベーション膜厚
の範囲はきわめて狭まるので、正電荷は少なくする必要
がある。
フィールドプレートを用いてより高耐圧を実現するには
上記の点を考慮しつつベース領域１ａの不純物濃度を下
げるとよい。しかしこの場合、不純物濃度を下げるに伴
い下記■、■の影響が顕著になる。
上記の点を考慮しつつベース領域１ａの不純物濃度を下
げるとよい。しかしこの場合、不純物濃度を下げるに伴
い下記■、■の影響が顕著になる。
■ 時間とともに第２パツシベーシヨン膜８上にこぼれ
チャージ１０（通常負電荷）が蓄積してゆき、ベース領
域１１１．表面が空乏層化もしくは反転してｐ型化する
（チャネル形成）。
チャージ１０（通常負電荷）が蓄積してゆき、ベース領
域１１１．表面が空乏層化もしくは反転してｐ型化する
（チャネル形成）。
■ ベース領域１８表面の空乏）ｆ４では電子がパッシ
ベーション膜７中に飛び込みトラップされ、ベース領域
１８表面に正電荷を誘起する層 ので、ベース領域１ａ表面が空乏化する。
ベーション膜７中に飛び込みトラップされ、ベース領域
１８表面に正電荷を誘起する層 ので、ベース領域１ａ表面が空乏化する。
八
との■、■の現象は時間がたつにつれて進行する。この
ため素子に一定電圧を印加しておくと、時間がたつにつ
れてベース領域１ａ表面の空乏層がエミッタ領域３方向
にのびてゆきベース幅が小さくなってゆく。この結果ト
ランジスタの電流増幅率ｈｙｉ＋やリーク電流が増大し
、機能が損われる。
ため素子に一定電圧を印加しておくと、時間がたつにつ
れてベース領域１ａ表面の空乏層がエミッタ領域３方向
にのびてゆきベース幅が小さくなってゆく。この結果ト
ランジスタの電流増幅率ｈｙｉ＋やリーク電流が増大し
、機能が損われる。
極端な場合は空乏層がエミッタ領域３に達しショートシ
てしまう。
てしまう。
このような空乏層やチャネルののびをおさえる手段とし
て高濃度領域すなわちチャネルカットが有効である。し
かしチャネルカットを設けるとベース幅が大きくなる。
て高濃度領域すなわちチャネルカットが有効である。し
かしチャネルカットを設けるとベース幅が大きくなる。
高耐圧ＩＣの場合、パッシベーション膜７は厚くなるの
でチャネルカット形成精度が悪くなシチャネルカットの
幅は１０μｍ以上に及ぶ。又フィールドプレート端が高
濃度のチャネルカット上に及ぶとより一層電界集中が激
しくなってしまい初期耐圧が低下する。このためフィー
ルドプレートとチャネルカットの間には一定の距離を確
保する必要があシベース幅はさらに大きくなる。この結
果電流増幅率ｈＦｌの低下やしゃ新局波数の低下をまね
く。
でチャネルカット形成精度が悪くなシチャネルカットの
幅は１０μｍ以上に及ぶ。又フィールドプレート端が高
濃度のチャネルカット上に及ぶとより一層電界集中が激
しくなってしまい初期耐圧が低下する。このためフィー
ルドプレートとチャネルカットの間には一定の距離を確
保する必要があシベース幅はさらに大きくなる。この結
果電流増幅率ｈＦｌの低下やしゃ新局波数の低下をまね
く。
以上のごとく不純物濃度の低い半導体基体１を用いて所
定の初期特性をもつ高耐圧ＩＣを実現する場合、従来技
術では高信頼性の実現が困難である。
定の初期特性をもつ高耐圧ＩＣを実現する場合、従来技
術では高信頼性の実現が困難である。
本発明の目的は従来技術の欠点を解消した高信頼性の高
耐圧ラテラル型半導体装置を提供することにある。
耐圧ラテラル型半導体装置を提供することにある。
本発明はベース領域表面の電界集中を緩和し、且つ他の
素子特性を損ねることなく空う層やチャネルののびを停
止できる手段を具備せしめることにより上記の目的を達
成するものである。
素子特性を損ねることなく空う層やチャネルののびを停
止できる手段を具備せしめることにより上記の目的を達
成するものである。
本発明の主要な構成は次のとうりである。
ベース領域表面においてベース領域と同タイプの高濃度
領域を工９ミッタ又は（及び）コレクタ領域に接して設
けること。
領域を工９ミッタ又は（及び）コレクタ領域に接して設
けること。
上記によシロベース幅を拡げることなく空乏層やチャネ
ルをストップできるのでトランジスタの電流増幅率ｈＦ
ｌやしゃ断層波数等を損ねることなく、高信頼性を実現
できる。高濃度領域がない場合はベース領域表面での再
結合によシ注入したキャリアが消失してしまい伝達効率
が小さかった。
ルをストップできるのでトランジスタの電流増幅率ｈＦ
ｌやしゃ断層波数等を損ねることなく、高信頼性を実現
できる。高濃度領域がない場合はベース領域表面での再
結合によシ注入したキャリアが消失してしまい伝達効率
が小さかった。
高濃度領域はキャリアを反射し、消失させることはない
ので、この部分に接したエミッタ接合での注入効率は低
下するが、従来の伝達効率の低下と同程度であり電流増
幅率ｈＦｌの低下にはいたらない。
ので、この部分に接したエミッタ接合での注入効率は低
下するが、従来の伝達効率の低下と同程度であり電流増
幅率ｈＦｌの低下にはいたらない。
さらにフィールドプレートを設け、高濃度領域上のパッ
シベーション膜を薄くすれば高電圧印加時に高濃度領域
にフィールドプレートをより効果的に作用させることが
できるので、この領域を空乏層化（もしくは一部をＰ反
転）できこの領域に適度の電界集中をもたらし分担電圧
を従来例よシも大きくできる。この結果従来例に比ベフ
ィールドプレート端直下の電界集中を緩和でき高耐圧を
実現できる。
シベーション膜を薄くすれば高電圧印加時に高濃度領域
にフィールドプレートをより効果的に作用させることが
できるので、この領域を空乏層化（もしくは一部をＰ反
転）できこの領域に適度の電界集中をもたらし分担電圧
を従来例よシも大きくできる。この結果従来例に比ベフ
ィールドプレート端直下の電界集中を緩和でき高耐圧を
実現できる。
第２図は本発明になる実施例であり順・逆両方向の耐圧
が必要とされる高耐圧ラテラルｐｎｐトランジスタであ
る。比抵抗３０Ω・副のｎ型Ｓｉ半導体基体１に拡散に
よりｐ型のコレクタ領域２とエミッタ領域３を形成し、
Ａｓのイオン打込みにより半導体基体１より高不純物濃
度のｎ領域１１．１２を形成しである。コレクタ、エミ
ッタ両領域２．３の深さは約８μｍ、ｎ領域１１゜１２
の深さは約５μｍである。ｎ領域の表面濃度Ｉｄ約３
Ｘ １０１６ｃｍ−”である。パッシベーション膜７は
熱酸化膜にＰＳＧ−ＣＶＤ膜を重ねた多層膜である。電
極５，６端下のパッシベーション膜厚は約３μｍＸｎ領
域ｘ １．１２上のパッジベージＥ ン１ｌｌｔｎ約１
．５μｍである。パッシベーション膜の表面電荷密度Ｎ
ＦＩは０．８〜２ Ｘ １ ｏ”ｃｒｒｌ−２である。
が必要とされる高耐圧ラテラルｐｎｐトランジスタであ
る。比抵抗３０Ω・副のｎ型Ｓｉ半導体基体１に拡散に
よりｐ型のコレクタ領域２とエミッタ領域３を形成し、
Ａｓのイオン打込みにより半導体基体１より高不純物濃
度のｎ領域１１．１２を形成しである。コレクタ、エミ
ッタ両領域２．３の深さは約８μｍ、ｎ領域１１゜１２
の深さは約５μｍである。ｎ領域の表面濃度Ｉｄ約３
Ｘ １０１６ｃｍ−”である。パッシベーション膜７は
熱酸化膜にＰＳＧ−ＣＶＤ膜を重ねた多層膜である。電
極５，６端下のパッシベーション膜厚は約３μｍＸｎ領
域ｘ １．１２上のパッジベージＥ ン１ｌｌｔｎ約１
．５μｍである。パッシベーション膜の表面電荷密度Ｎ
ＦＩは０．８〜２ Ｘ １ ｏ”ｃｒｒｌ−２である。
コレクタ・エミッタ両領域２，３の間隔は約５０μｍ１
ｎ領域１１．１２の幅は各々約１３μｍ、ｎ領域１１．
１２にはさまれたｎ−ベース領域１ａの表面露出領域は
約２４μｍ、ｎ領域１１．１２の先端から電極５，６の
先端までのそれぞれの距離が約７μｍ１電極間隔が約１
０μｍである。
ｎ領域１１．１２の幅は各々約１３μｍ、ｎ領域１１．
１２にはさまれたｎ−ベース領域１ａの表面露出領域は
約２４μｍ、ｎ領域１１．１２の先端から電極５，６の
先端までのそれぞれの距離が約７μｍ１電極間隔が約１
０μｍである。
本実施例はＩＣの一般的な製法で作製したｎ＋埋込層４
を有する訪電体分離されたｎ−型島領域１ ’に有スル
Ｓ ｉ ウェハに、パッシベーション膜７をマスクとし
た選択イオン打込みと拡散によＪｎ領域１１．１２を形
成し、ついでｐ領域２．３を形成し、コンタクト用スル
ホール・Ａｔ電極５゜（９） ６・第２パツシベーシヨン膜８を形成スルドイツた順序
で作製する。この製法で特長的なことはｎ領域１１．１
２を選択的に形成する際ホトエツチングでｎ領域形成用
の開口部をパッシベーション膜７に形成するが、この工
程でｎ領域１１．１２上のパッシベーション膜は必然的
に薄くなることである。
を有する訪電体分離されたｎ−型島領域１ ’に有スル
Ｓ ｉ ウェハに、パッシベーション膜７をマスクとし
た選択イオン打込みと拡散によＪｎ領域１１．１２を形
成し、ついでｐ領域２．３を形成し、コンタクト用スル
ホール・Ａｔ電極５゜（９） ６・第２パツシベーシヨン膜８を形成スルドイツた順序
で作製する。この製法で特長的なことはｎ領域１１．１
２を選択的に形成する際ホトエツチングでｎ領域形成用
の開口部をパッシベーション膜７に形成するが、この工
程でｎ領域１１．１２上のパッシベーション膜は必然的
に薄くなることである。
本装置ではｎ領域１１．１２をｐ領域２．３に接して形
成し、フィールドプレート先端下のパッシベーション膜
厚をｎ領域を具備しない第１図の従来例よシも若干薄く
したにもかかわらす４５０■の順・逆両方向の高耐圧を
実現できた。これはｎ領域１１．１２上のパッシベーシ
ョン膜ヲ薄くしフィールドプレート効果を十分効かせた
ことによシ適度の電界分布を形成できたことによる。す
なわち高電圧を印加した際、ｎ領域１１も空乏層化する
がｎ−ベース領域１ａよりも高濃度なためこのｎ領域１
１の電界強度は高くな部分担電圧が大きくなる。この結
果ｎ−ベース領域１３表面の空乏層の分担電圧は低減し
フィールドプレート先（１０） 端子のｎ−ベース領域１８表面の電界強度も低減するた
めである。
成し、フィールドプレート先端下のパッシベーション膜
厚をｎ領域を具備しない第１図の従来例よシも若干薄く
したにもかかわらす４５０■の順・逆両方向の高耐圧を
実現できた。これはｎ領域１１．１２上のパッシベーシ
ョン膜ヲ薄くしフィールドプレート効果を十分効かせた
ことによシ適度の電界分布を形成できたことによる。す
なわち高電圧を印加した際、ｎ領域１１も空乏層化する
がｎ−ベース領域１ａよりも高濃度なためこのｎ領域１
１の電界強度は高くな部分担電圧が大きくなる。この結
果ｎ−ベース領域１３表面の空乏層の分担電圧は低減し
フィールドプレート先（１０） 端子のｎ−ベース領域１８表面の電界強度も低減するた
めである。
高耐圧素子の主要な信頼性試験に高温耐圧ブロッキング
試験がある。この試験を湿度の高い状況下で実施した場
合、耐圧劣化を示す湿度の高さが信頼度の１つの目安と
なる。プラスチックモールドした本装置は８５ｔＺ’、
８５％の湿度下で２００Ｖの電圧印加を３０００ｈｒ実
施したが耐圧劣化はみられなかった。同じプラスチック
モールドした第１図に示す従来例の場合は上記の試験で
は大半が耐圧劣化を示した。本装置の場合雰囲気の湿度
の影曽によりｎ−ベース領域表面に容易に空乏層が形成
されるので、高電圧を印加した際、空乏層がエミッタ領
域側に延びてくるが、第２図に点線で示したごとくｎ領
域１２で停止されエミッタ領域３には達しないので高信
頼性を実現できたものである。
試験がある。この試験を湿度の高い状況下で実施した場
合、耐圧劣化を示す湿度の高さが信頼度の１つの目安と
なる。プラスチックモールドした本装置は８５ｔＺ’、
８５％の湿度下で２００Ｖの電圧印加を３０００ｈｒ実
施したが耐圧劣化はみられなかった。同じプラスチック
モールドした第１図に示す従来例の場合は上記の試験で
は大半が耐圧劣化を示した。本装置の場合雰囲気の湿度
の影曽によりｎ−ベース領域表面に容易に空乏層が形成
されるので、高電圧を印加した際、空乏層がエミッタ領
域側に延びてくるが、第２図に点線で示したごとくｎ領
域１２で停止されエミッタ領域３には達しないので高信
頼性を実現できたものである。
また、導通時にはエミッタ領域３から注入されたキャリ
アはｎ領域１１．１２で反射されるのでパッシベーショ
ン膜７との界面付近で再結合消失（１１） するものが少なく、従って高い電流増幅率が得られ、し
ゃ新局波数は向上する。
アはｎ領域１１．１２で反射されるのでパッシベーショ
ン膜７との界面付近で再結合消失（１１） するものが少なく、従って高い電流増幅率が得られ、し
ゃ新局波数は向上する。
次に第２の実施例として第２図の実施例において、ｐ領
域２にｎ＋領領域具備せしめた構成でありその他は第１
の実施例と同じである。このｎ＋呟域はラテラルサイリ
スタのｎエミッタ、ｐ領域２はｐベース領域として機能
する。本装置でｐ領域２とｎ１領域の間に並列抵抗５に
Ωを接続した場合、順逆両方向の耐圧が４５０Ｖ、オン
・トリガ・電流が８０μＡ１保持電流が１７０μＡであ
υｎ領域１１．１２を形成しない従来装置より優れた特
性を示した。但しフィールドプレート下のバソ／ベーシ
ョン膜７は約３．２μｍであり、従来装置よシも０，４
μｍ薄くせしめである。本装置は第１の実施例と同条件
の高温耐圧ブロッキングテストを行ったが耐圧劣化を示
さず高信頼性を確認できた。
域２にｎ＋領領域具備せしめた構成でありその他は第１
の実施例と同じである。このｎ＋呟域はラテラルサイリ
スタのｎエミッタ、ｐ領域２はｐベース領域として機能
する。本装置でｐ領域２とｎ１領域の間に並列抵抗５に
Ωを接続した場合、順逆両方向の耐圧が４５０Ｖ、オン
・トリガ・電流が８０μＡ１保持電流が１７０μＡであ
υｎ領域１１．１２を形成しない従来装置より優れた特
性を示した。但しフィールドプレート下のバソ／ベーシ
ョン膜７は約３．２μｍであり、従来装置よシも０，４
μｍ薄くせしめである。本装置は第１の実施例と同条件
の高温耐圧ブロッキングテストを行ったが耐圧劣化を示
さず高信頼性を確認できた。
以上説明した如く、本発明によれば、高信頼性、高耐圧
のラテラル半導体装置を得ることができる。
のラテラル半導体装置を得ることができる。
（１２）
第１図は従来の２チラルトランジスタを示す部分的縦断
面図、第２図は本発明の一実施例を示すラテラルトラン
ジスタの部分的縦断面図である。 １・・・半導体基体、１ａ・・・ベース領域、２・・・
コレクタ領域、３・・・エミッタ領域、５．６・・・電
極、７゜（１３） 第７図 第？図
面図、第２図は本発明の一実施例を示すラテラルトラン
ジスタの部分的縦断面図である。 １・・・半導体基体、１ａ・・・ベース領域、２・・・
コレクタ領域、３・・・エミッタ領域、５．６・・・電
極、７゜（１３） 第７図 第？図
Claims (1)
- 【特許請求の範囲】 １、一方導電型の半導体基体の一生表面にある距離を隔
てて２個の他方導電型の拡散領域が設けられ、各拡散領
域に上記−主表面上に設けられた第一の絶縁膜の開孔を
通して電極がそれぞれ低抵抗接触し、第二の絶縁膜が上
記第一の絶縁膜および電極上に設けられた半導体装置に
おいて、上記半導体基体の一生表面に各拡散領域の少な
くとも一方と隣接して該拡散領域の拡散深さよシ浅い拡
散深さをもって、該半導体基体と同導電型でよシ高不純
物濃度の拡散領域が設けられていることを特徴とする半
導体装置。 ２、第１項において、各電極は第一の絶縁膜上を一方導
電型高不純物濃度拡散領域が設けられている領域を越え
て半導体基体と対応する位置まで延在されていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182917A JPS5972764A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182917A JPS5972764A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972764A true JPS5972764A (ja) | 1984-04-24 |
Family
ID=16126639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182917A Pending JPS5972764A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774560A (en) * | 1983-01-28 | 1988-09-27 | U.S. Philips Corp. | High voltage guard ring with variable width shallow portion |
-
1982
- 1982-10-20 JP JP57182917A patent/JPS5972764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774560A (en) * | 1983-01-28 | 1988-09-27 | U.S. Philips Corp. | High voltage guard ring with variable width shallow portion |
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