JPS5975338A - 表示装置 - Google Patents
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- JPS5975338A JPS5975338A JP57185265A JP18526582A JPS5975338A JP S5975338 A JPS5975338 A JP S5975338A JP 57185265 A JP57185265 A JP 57185265A JP 18526582 A JP18526582 A JP 18526582A JP S5975338 A JPS5975338 A JP S5975338A
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- memory
- display
- data
- signal line
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は表示画面上に文字、イメージ、グラフ等を表
示する表示装置に関するものである。
示する表示装置に関するものである。
一般的に、この種の表示装置は第１図に示すように構成
されている。図において、１はマイクロ・プロセッサ等
の中央制御装置（以下、ＣＰＵと略称する）、２はシス
テムの各モジュールを接続するシステム・バス、６は表
示装置の制御プログラムを格納するプログラム・メモリ
（以下、ＰＭと略称する）、４は外部からイメージ・パ
ターンを入力するイメージ・リーダ（以下、ＩＲと略称
する）、５は操作者が命令またはデータを入力するキー
ボード（以下、ＫＢと略称する）、６は画面の表示制御
を行なう表示制御部（以下、ＤｓＰｃと略称する）であ
り、イメージ・パターンの表示、文字の表示等を行なう
。７は表示画面である陰極線管（以下、ＣＲＴと略称す
る）、８は上記ＩＲ４から読込んだイメージ・データ、
表示文字データ等を保持する２次記憶装置（以下、ＤＳ
Ｃと略称する）である。
されている。図において、１はマイクロ・プロセッサ等
の中央制御装置（以下、ＣＰＵと略称する）、２はシス
テムの各モジュールを接続するシステム・バス、６は表
示装置の制御プログラムを格納するプログラム・メモリ
（以下、ＰＭと略称する）、４は外部からイメージ・パ
ターンを入力するイメージ・リーダ（以下、ＩＲと略称
する）、５は操作者が命令またはデータを入力するキー
ボード（以下、ＫＢと略称する）、６は画面の表示制御
を行なう表示制御部（以下、ＤｓＰｃと略称する）であ
り、イメージ・パターンの表示、文字の表示等を行なう
。７は表示画面である陰極線管（以下、ＣＲＴと略称す
る）、８は上記ＩＲ４から読込んだイメージ・データ、
表示文字データ等を保持する２次記憶装置（以下、ＤＳ
Ｃと略称する）である。
上記ＤＳＰＣ６は、従来第２図の様に構成されているの
が普通である。図において、９は表示画面のドツトに対
応してイメージ・パターンを記憶するスクリーン・メモ
リ（以下、ＳＭと略称する）、１０はこのＳ’Ｍ ９か
ら読出した表示パターンからビデオ信号を発生するビデ
オ制御部（以下、ＶＤＣと略称する）、１１は各種タイ
ミングを発生するタイミング発生部（以下、ＴＭＧと略
称する）である。１２．１３はそれぞし上記ＳＭ９．Ｖ
ＤＣ１０に対する制御信号を送る信号線、１４は上記Ｃ
ＲＴ７に対して水平信号及び垂直信号を送る信号線、１
５は８Ｍ９から読出きれるデータを送るための信号線、
１６はＣＢｒ４にビデオ信号を送るための信号線である
。
が普通である。図において、９は表示画面のドツトに対
応してイメージ・パターンを記憶するスクリーン・メモ
リ（以下、ＳＭと略称する）、１０はこのＳ’Ｍ ９か
ら読出した表示パターンからビデオ信号を発生するビデ
オ制御部（以下、ＶＤＣと略称する）、１１は各種タイ
ミングを発生するタイミング発生部（以下、ＴＭＧと略
称する）である。１２．１３はそれぞし上記ＳＭ９．Ｖ
ＤＣ１０に対する制御信号を送る信号線、１４は上記Ｃ
ＲＴ７に対して水平信号及び垂直信号を送る信号線、１
５は８Ｍ９から読出きれるデータを送るための信号線、
１６はＣＢｒ４にビデオ信号を送るための信号線である
。
上記ＳＭ９にはＣＢｒ４に表示されるイメージ・データ
が保持されていて、上記ＴＭＧ１１から制御線１２で送
られる制御信号に従って表示データが読出され、信号線
１５でＶＤＣｌｏへ順次送られ、ＶＤＣｌｏでビデオ信
号が発生され、信号線１６によってＣＢｒ４へ送られる
。また、表示内容を書換えるときには、システム・バス
２からのアクセスによって行なわれる。
が保持されていて、上記ＴＭＧ１１から制御線１２で送
られる制御信号に従って表示データが読出され、信号線
１５でＶＤＣｌｏへ順次送られ、ＶＤＣｌｏでビデオ信
号が発生され、信号線１６によってＣＢｒ４へ送られる
。また、表示内容を書換えるときには、システム・バス
２からのアクセスによって行なわれる。
ここで、ＣＲＴＺ上に新しいイメージ・パターンを表示
することを操作者がＫＨ２から指示すると、ＣＰＵ１は
ＰＭ３に格納されるプログラムに従って、ＤＳＣ８に格
納される所望のイメージ・パターン・データ’ｋＰＭ３
内のバッファに一旦移してから、システム・バス２を介
して８Ｍ９に順次転送しなければならない。
することを操作者がＫＨ２から指示すると、ＣＰＵ１は
ＰＭ３に格納されるプログラムに従って、ＤＳＣ８に格
納される所望のイメージ・パターン・データ’ｋＰＭ３
内のバッファに一旦移してから、システム・バス２を介
して８Ｍ９に順次転送しなければならない。
また、ＣＢｒ４に表示されているイメージやパターンの
うち、一部の方形イメージ・パターンをＣＢｒ４の画面
の他の領域に移動させるときには、ＣＰＵ１がＰＭ３内
のプログラムに従って、順次指定された方形イメージ・
パターン・ブータラＳＭ９から読出し、８Ｍ９の他の領
域に書込むことによって実現される。
うち、一部の方形イメージ・パターンをＣＢｒ４の画面
の他の領域に移動させるときには、ＣＰＵ１がＰＭ３内
のプログラムに従って、順次指定された方形イメージ・
パターン・ブータラＳＭ９から読出し、８Ｍ９の他の領
域に書込むことによって実現される。
一般に、ＣＰＵ１がプログラムによって、定められたメ
モリ領域のデータを他のメモリ領域に転送するときはデ
ータ数の計数や、アドレス制御をプログラムで行なわな
くてはならないので、データの転送に時間がかかるし、
またシステム・バスは汎用のデータ転送路であるので、
データ転送に際してバスの争奪等のオーバ・ヘッド等に
時間が費される。
モリ領域のデータを他のメモリ領域に転送するときはデ
ータ数の計数や、アドレス制御をプログラムで行なわな
くてはならないので、データの転送に時間がかかるし、
またシステム・バスは汎用のデータ転送路であるので、
データ転送に際してバスの争奪等のオーバ・ヘッド等に
時間が費される。
このように、従来の表示装置では、ＤＳＰＣＪ内でイメ
ージ・パターンを記憶するメモリは、システム・バス２
に接続される８Ｍ９ Ｌかなく、ＣＰＵ１がプログラム
に従って表示イメージを処理していたので、画面上の表
示イメージを高速に書換えたり、画面上の方形イメージ
・パターンを高速に他の表示領域に移動させたり、更に
ＣＰＵ１の処理によって、複数の方形イメージφパター
ンを重ね合せたフレシキブルな表示画面全高速に実現す
ることは困難であるという欠点があった。
ージ・パターンを記憶するメモリは、システム・バス２
に接続される８Ｍ９ Ｌかなく、ＣＰＵ１がプログラム
に従って表示イメージを処理していたので、画面上の表
示イメージを高速に書換えたり、画面上の方形イメージ
・パターンを高速に他の表示領域に移動させたり、更に
ＣＰＵ１の処理によって、複数の方形イメージφパター
ンを重ね合せたフレシキブルな表示画面全高速に実現す
ることは困難であるという欠点があった。
この発明は上記した従来の欠点を除去し、表示イメージ
を高速に書換えたり、方形イメージ・パターンを画面上
で高速に移動させたり、複数個の方形イメージ・パター
ンを重ね合せて表示するフレキシブルな表示画面を高速
に実現することができる表示装置を提供するものである
。
を高速に書換えたり、方形イメージ・パターンを画面上
で高速に移動させたり、複数個の方形イメージ・パター
ンを重ね合せて表示するフレキシブルな表示画面を高速
に実現することができる表示装置を提供するものである
。
すなわち上記の目的を達成するためにこの発明の表示装
置では、複数個の方形イメージ・パターン全高速するビ
ット争マツプ・メモリ等の第１のメモリと、表示画面の
ドツトに対応してイメージを記憶する前記ＳＭ等の第２
のメモリとの間に方形イメージ・データを連続的に転送
するダイレクト・メモリ・アクセス・コントローラを置
くことにより、方形イメージ・パターン全高速に上記ビ
ット争マツプ・メモリから上記ＳＭへ転送するように構
成したものである。
置では、複数個の方形イメージ・パターン全高速するビ
ット争マツプ・メモリ等の第１のメモリと、表示画面の
ドツトに対応してイメージを記憶する前記ＳＭ等の第２
のメモリとの間に方形イメージ・データを連続的に転送
するダイレクト・メモリ・アクセス・コントローラを置
くことにより、方形イメージ・パターン全高速に上記ビ
ット争マツプ・メモリから上記ＳＭへ転送するように構
成したものである。
以下、この発明の一実施例を図について説明する。第３
図は前記したＤＳＰＣ６の構成を示すブロック図であり
、１７は複数個の方形イメージ・パターンを保持する前
記ビット・マツプ・メモリ（以下、ＢＭＭと略称する）
、１８は該ＢＭＭに格納されている方形イメージ・パタ
ーンを８Ｍ９に連続的に高速転送する前記タ：イレクト
・メモリ・アクセス・コントローラ（以下、ＤＭＡＣと
略称する）、１９は上記ＢＭＭ１７とＤＭＡＣｌ３間の
インターフェース線、２０はＤＭＡＣ１８と８Ｍ９との
インターフェース線である。上記ＤＭＡＣ１８はシステ
ム・バス２から、前もって設定されたパラメータに従つ
て、８ＭＭ１７及び８Ｍ９に対して所定のアドレスまた
は制御信号をインターフェース線１９または２０に出力
し、任意の方形イメージ・データを８ＭＭ１７から８Ｍ
９の任意のアドレスに連続的に転送する。８ＭＭ１７は
２ボート・メモリで、ＤＭＡ０１８からのアクセスとシ
ステム・バス２からのアクセスが可能である。
図は前記したＤＳＰＣ６の構成を示すブロック図であり
、１７は複数個の方形イメージ・パターンを保持する前
記ビット・マツプ・メモリ（以下、ＢＭＭと略称する）
、１８は該ＢＭＭに格納されている方形イメージ・パタ
ーンを８Ｍ９に連続的に高速転送する前記タ：イレクト
・メモリ・アクセス・コントローラ（以下、ＤＭＡＣと
略称する）、１９は上記ＢＭＭ１７とＤＭＡＣｌ３間の
インターフェース線、２０はＤＭＡＣ１８と８Ｍ９との
インターフェース線である。上記ＤＭＡＣ１８はシステ
ム・バス２から、前もって設定されたパラメータに従つ
て、８ＭＭ１７及び８Ｍ９に対して所定のアドレスまた
は制御信号をインターフェース線１９または２０に出力
し、任意の方形イメージ・データを８ＭＭ１７から８Ｍ
９の任意のアドレスに連続的に転送する。８ＭＭ１７は
２ボート・メモリで、ＤＭＡ０１８からのアクセスとシ
ステム・バス２からのアクセスが可能である。
上記ＤＭＡＣ１８の内部構成は第４図にその一例が示し
である。図において、２１は前記ＢＭＭ１７からイメー
ジ・データを読出すときのアドレスを順次出力するＢＭ
Ｍアドレス制御部（以下、ＢＡＣと略称する）、２２は
８Ｍ９にイメージ・データを曹込むときのアドレスを順
次出力するＳＭアドレス制御部（以下、ＳＡＣと略称す
る）、２３は８ＭＭ１７から読出したデータをセットす
るラッチ（以下、ＬＴＣと略称する）、２４はＬ Ｔ
Ｃ２３にセットされているデータを反転させる反転回路
（以下、ＩＮＶと略称する）、２５はＬＴＣ２３にセッ
トされているデータ全そのまま８Ｍ９に転送するか、反
転させて転送するかを選択するセレクタ（以下、ＳＥＬ
と略称する）、２６は５ＥＬ２５の選択を指示するデー
タを保持するレジスタ（以下ＲＥＧと略称する）、２７
はＤＭＡＣ１８全体を制御する制御部（以下、ＤＣＮＴ
と略称する）？６る。システム・バス２から前もって、
ＢＡＣ２１にはＢＭＭ１７上の転送される方形イメージ
・パターンの初期パラメータが、ＲＥＧ２６にはデータ
を反転させるか否かの選択データがそれぞれ設定される
。また、システムφバス２からはＤＣＮＴ２７に対して
動作の起動がかけられる。符号２Ｂ、２９゜６０はそれ
ぞれＤＣＮＴ２７からＢＡＣ２１，５ＡＣ２２゜ＬＴＣ
２３に制御信号を送る信号線である。３１はＢＡＣ２１
から８ＭＭ１７に読出しアドレスを出力する信号線、６
２は５ＡＣ２２から８Ｍ９に豪込みアドレスを出力する
信号線、６３は８ＭＭ１７から読出しデータが送られる
信号線、３４は８Ｍ９に対して書込みデータが送られる
信号線、３５はＤＣＮＴ２７から８ＭＭ１７に制御信号
を送る信号線、６６はＤＣＮＴ２７から８Ｍ９に制御信
号を送る信号線、６７はＤＭＡＣ１８の動作の基本信号
である基本クロックを送る信号線、３８は５ＥＬ２５の
選択信号を送る信号線、６９はＬＴＣ２３から出力され
るデータを送る信号線、４ｏはＩＮＶ２４から出力され
るデータを送る信号線である。
である。図において、２１は前記ＢＭＭ１７からイメー
ジ・データを読出すときのアドレスを順次出力するＢＭ
Ｍアドレス制御部（以下、ＢＡＣと略称する）、２２は
８Ｍ９にイメージ・データを曹込むときのアドレスを順
次出力するＳＭアドレス制御部（以下、ＳＡＣと略称す
る）、２３は８ＭＭ１７から読出したデータをセットす
るラッチ（以下、ＬＴＣと略称する）、２４はＬ Ｔ
Ｃ２３にセットされているデータを反転させる反転回路
（以下、ＩＮＶと略称する）、２５はＬＴＣ２３にセッ
トされているデータ全そのまま８Ｍ９に転送するか、反
転させて転送するかを選択するセレクタ（以下、ＳＥＬ
と略称する）、２６は５ＥＬ２５の選択を指示するデー
タを保持するレジスタ（以下ＲＥＧと略称する）、２７
はＤＭＡＣ１８全体を制御する制御部（以下、ＤＣＮＴ
と略称する）？６る。システム・バス２から前もって、
ＢＡＣ２１にはＢＭＭ１７上の転送される方形イメージ
・パターンの初期パラメータが、ＲＥＧ２６にはデータ
を反転させるか否かの選択データがそれぞれ設定される
。また、システムφバス２からはＤＣＮＴ２７に対して
動作の起動がかけられる。符号２Ｂ、２９゜６０はそれ
ぞれＤＣＮＴ２７からＢＡＣ２１，５ＡＣ２２゜ＬＴＣ
２３に制御信号を送る信号線である。３１はＢＡＣ２１
から８ＭＭ１７に読出しアドレスを出力する信号線、６
２は５ＡＣ２２から８Ｍ９に豪込みアドレスを出力する
信号線、６３は８ＭＭ１７から読出しデータが送られる
信号線、３４は８Ｍ９に対して書込みデータが送られる
信号線、３５はＤＣＮＴ２７から８ＭＭ１７に制御信号
を送る信号線、６６はＤＣＮＴ２７から８Ｍ９に制御信
号を送る信号線、６７はＤＭＡＣ１８の動作の基本信号
である基本クロックを送る信号線、３８は５ＥＬ２５の
選択信号を送る信号線、６９はＬＴＣ２３から出力され
るデータを送る信号線、４ｏはＩＮＶ２４から出力され
るデータを送る信号線である。
上記ＤＭＡＣ１８の転送動作を示すタイムチャートは第
５図に示されている。図において、４１は信号線ろ７か
ら送られる基本クロックで１周期が１回の動作期間を示
す。４２は８ＭＭ１７に対する読出しの位相を示し、４
３は８Ｍ９に対する薔込みの位相を示す。図中符号４２
のＲ１の移相で８ＭＭ１７から読出されたデータは符号
４６のｗｌの位相で８Ｍ９に書込筒れる。以下、同様に
して、位相Ｒ２，Ｒ３，Ｒ４で読出されたデータはそれ
ぞれ位相Ｗ２．Ｗ３．Ｗ４で書込捷れる。図に示される
ように８Ｍ９への書込みと同時に８ＭＭ１７からの読出
しが行なわれ、高速のデータ転送が行なわれる。
５図に示されている。図において、４１は信号線ろ７か
ら送られる基本クロックで１周期が１回の動作期間を示
す。４２は８ＭＭ１７に対する読出しの位相を示し、４
３は８Ｍ９に対する薔込みの位相を示す。図中符号４２
のＲ１の移相で８ＭＭ１７から読出されたデータは符号
４６のｗｌの位相で８Ｍ９に書込筒れる。以下、同様に
して、位相Ｒ２，Ｒ３，Ｒ４で読出されたデータはそれ
ぞれ位相Ｗ２．Ｗ３．Ｗ４で書込捷れる。図に示される
ように８Ｍ９への書込みと同時に８ＭＭ１７からの読出
しが行なわれ、高速のデータ転送が行なわれる。
上記ＢＭＭ１７に格納される方形イメージ・パターンの
一例と、ＣＲＴＺ上に表示される表示例とが第６図に示
されている。図において、４４．４５は８ＭＭ１７に格
納される方形イメージ−パターンであり、４６は方形イ
メージ会パターン４４．４５を重ね合せてＣＲＴＺ上に
表示した表示画面金示す。
一例と、ＣＲＴＺ上に表示される表示例とが第６図に示
されている。図において、４４．４５は８ＭＭ１７に格
納される方形イメージ−パターンであり、４６は方形イ
メージ会パターン４４．４５を重ね合せてＣＲＴＺ上に
表示した表示画面金示す。
次に上記した構成を有する表示装置の実際の動作例につ
いて説明する。先ず、ＩＲ４がら方形イメージ・パター
ンを、紙面等を媒体として入力すると、これがＤＳＣ８
に格納される。次に操作者がＫＨ２から所望の方形イメ
ージ・パターンの取出しを指示すると、ＣＰＵ１の制御
によってＤＳＣ８から方形イメージ・バターｙがＤＳＰ
Ｃ６に転送され、８ＭＭ１７に格納される。ここでシス
テムの制御プログラムはＰＭ３ に格納されている。８
ＭＭ１７への転送を順次行うことによって、複数個の方
形イメージ−パターンが８ＭＭ１７に格納される。
いて説明する。先ず、ＩＲ４がら方形イメージ・パター
ンを、紙面等を媒体として入力すると、これがＤＳＣ８
に格納される。次に操作者がＫＨ２から所望の方形イメ
ージ・パターンの取出しを指示すると、ＣＰＵ１の制御
によってＤＳＣ８から方形イメージ・バターｙがＤＳＰ
Ｃ６に転送され、８ＭＭ１７に格納される。ここでシス
テムの制御プログラムはＰＭ３ に格納されている。８
ＭＭ１７への転送を順次行うことによって、複数個の方
形イメージ−パターンが８ＭＭ１７に格納される。
次に、８ＭＭ１７に第６図の方形イメージ・パターン４
４．４５が格納され、これらの方形イメージ会パターン
から４６のような表示画面を作成する場合について説明
する。
４．４５が格納され、これらの方形イメージ会パターン
から４６のような表示画面を作成する場合について説明
する。
操作者がＫＨ２から符号４４で示す方形イメージ・パタ
ーン會取出し、表示画面の所望の位置に表示することを
指示すると、ＣＰ’［Ｊｌによって７ステム・バス２か
らＢＡＣ２１に対して、ＢＭＭ１７内で、符号４４の方
形イメージ・パターンが格納されている最初のアドレス
、カラム数、表示すべきライン数等の初期パラメータが
設定される。次にＣＰＵ１は５ＡＣ２２に対して符号４
４の方形イメージ・パターンの転送先である８Ｍ９の最
初のアドレス、カラム数、表示すべきライン数等の最初
のパラメータを設定する。ＲＥＩ：Ｇ２６に対しては、
データを反転させないことを指示するデータをセットす
る。
ーン會取出し、表示画面の所望の位置に表示することを
指示すると、ＣＰ’［Ｊｌによって７ステム・バス２か
らＢＡＣ２１に対して、ＢＭＭ１７内で、符号４４の方
形イメージ・パターンが格納されている最初のアドレス
、カラム数、表示すべきライン数等の初期パラメータが
設定される。次にＣＰＵ１は５ＡＣ２２に対して符号４
４の方形イメージ・パターンの転送先である８Ｍ９の最
初のアドレス、カラム数、表示すべきライン数等の最初
のパラメータを設定する。ＲＥＩ：Ｇ２６に対しては、
データを反転させないことを指示するデータをセットす
る。
このようにパラメータを設定した後、ＤＣＮＴ２７に対
してＣＰＵ１がシステム・バス２から起動をかけるとＤ
ＣＮＴ２７は信号線３７から送られる基本クロックに従
って信号線２８．．２９．３０に制御信号を出力し、動
作を開始する。このようにして動作が開始されると、Ｂ
ＡＣ２１は設定されたパラメータに従って信号線３１上
に３ＭＭ１７の読出しアドレスを出力し、ＤＣＮＴ２７
は信号線６５によって３ＭＭ１７へ読出しのだめの制御
信号を出力する。
してＣＰＵ１がシステム・バス２から起動をかけるとＤ
ＣＮＴ２７は信号線３７から送られる基本クロックに従
って信号線２８．．２９．３０に制御信号を出力し、動
作を開始する。このようにして動作が開始されると、Ｂ
ＡＣ２１は設定されたパラメータに従って信号線３１上
に３ＭＭ１７の読出しアドレスを出力し、ＤＣＮＴ２７
は信号線６５によって３ＭＭ１７へ読出しのだめの制御
信号を出力する。
３ＭＭ１７からイメージ・データが信号線６３によって
出力されると、ＬＴＣ２３にセットされる。ＲＥＧ２６
には、データは反転されないことを指示するデータがセ
ットされているので、ＬＴＣ２３にセットされたデータ
は信号線３９からそのオーｔｓＥＬ２５に入力され、信
号線３４に出力される。信号線６４にデータが出力され
ると、５ＡＣ２２から信号線６２に８Ｍ９の書込みアド
レス・データを出力し、ＤＣＮＴ′２７から信号線３６
によってＳ、Ｍ９へ書込み制御信号が送られ、’ＳＭ９
の所定の位置にイメージ・データが書込まれる。また、
このＳ 、Ｍ ９へのイメージ・データの書込み中にも
次のイメージ・データが３ＭＭ１７から読出される。前
記した第５図には、この読出しと書込みの位相が示され
、符号４２の位相Ｒ１で読出されたイメージ・データは
符号４２の位相Ｗ１で書込まれ、捷た同時に位相Ｒ２で
は３ＭＭ１７からイメージ・データが読出される。
出力されると、ＬＴＣ２３にセットされる。ＲＥＧ２６
には、データは反転されないことを指示するデータがセ
ットされているので、ＬＴＣ２３にセットされたデータ
は信号線３９からそのオーｔｓＥＬ２５に入力され、信
号線３４に出力される。信号線６４にデータが出力され
ると、５ＡＣ２２から信号線６２に８Ｍ９の書込みアド
レス・データを出力し、ＤＣＮＴ′２７から信号線３６
によってＳ、Ｍ９へ書込み制御信号が送られ、’ＳＭ９
の所定の位置にイメージ・データが書込まれる。また、
このＳ 、Ｍ ９へのイメージ・データの書込み中にも
次のイメージ・データが３ＭＭ１７から読出される。前
記した第５図には、この読出しと書込みの位相が示され
、符号４２の位相Ｒ１で読出されたイメージ・データは
符号４２の位相Ｗ１で書込まれ、捷た同時に位相Ｒ２で
は３ＭＭ１７からイメージ・データが読出される。
このようにして、順次方形イメージ・パターン４４のイ
メージ・データが３ＭＭ１７から８Ｍ９に送られ、表示
画面４６の符号４６ａの位置に方形イメージ・パターン
４４が表示される。
メージ・データが３ＭＭ１７から８Ｍ９に送られ、表示
画面４６の符号４６ａの位置に方形イメージ・パターン
４４が表示される。
次に、同様の動作手順に従って前記方形イメージ・パタ
ーン４５が表示画面４６の符号４６ｂの位置に表示され
、上記した符号４６で示す表示画面が高速に作成される
。
ーン４５が表示画面４６の符号４６ｂの位置に表示され
、上記した符号４６で示す表示画面が高速に作成される
。
以上のように、この発明によれば、複数個の方形イメー
ジ・パターンを保持する３ＭＭ１７（第１のメモリ）と
、表示画面のドツトに対応してイメージを記憶する８Ｍ
９ （第２のメモリ）との間に方形イメージ・パターン
のデータを連続的に転送するＤＭＡＣ１８を置くことに
より、方形イメージ・パターンを高速に３ＭＭ１７から
８Ｍ９に転送することができ、画面の表示イメージを高
速−に書換えたり、複数個の方形イメージ・パターンを
重ね合せて表示するフレキシブルな表示画面を実現でき
る。
ジ・パターンを保持する３ＭＭ１７（第１のメモリ）と
、表示画面のドツトに対応してイメージを記憶する８Ｍ
９ （第２のメモリ）との間に方形イメージ・パターン
のデータを連続的に転送するＤＭＡＣ１８を置くことに
より、方形イメージ・パターンを高速に３ＭＭ１７から
８Ｍ９に転送することができ、画面の表示イメージを高
速−に書換えたり、複数個の方形イメージ・パターンを
重ね合せて表示するフレキシブルな表示画面を実現でき
る。
第１図は一般的な表示装置の構成を示すブロック図、第
２図は従来の表示装置の表示制御部の構成を示すブロッ
ク図、第６図はこの発明の一実施例を示す表示制御部の
ブロック図、第４図は第６図のものにおけるダイレクト
・メモリΦアクセス・コントローラの内部得成例を示す
ブロック図、第５図は第４図のダイレフ）−メモリ・ア
クセス・コントローラの転送動作を示すタイム・チャー
ト、第６図はビット・マツプ・メモリに格納される方形
イメージ・パターンの例と、表示画面の表示ｆｌＩｕを
示す概略図である。 ９ニスクリーン・メモリ（ＳＭ）、１７：ドツトｅマツ
プ・メモリ（ＢＭＭ）、１８ ：ダイレクト・メモリー
アクセス鳴コントローラ（ＤＭＡＣ）。 代理人 葛 野 信 − 第１図 第２１！ｌ システムｌぐス 第３図 第４図 第５図 ４１〜 一２ＲＩ Ｒ２Ｒ３Ｒ４Ｒ５ 第６図
２図は従来の表示装置の表示制御部の構成を示すブロッ
ク図、第６図はこの発明の一実施例を示す表示制御部の
ブロック図、第４図は第６図のものにおけるダイレクト
・メモリΦアクセス・コントローラの内部得成例を示す
ブロック図、第５図は第４図のダイレフ）−メモリ・ア
クセス・コントローラの転送動作を示すタイム・チャー
ト、第６図はビット・マツプ・メモリに格納される方形
イメージ・パターンの例と、表示画面の表示ｆｌＩｕを
示す概略図である。 ９ニスクリーン・メモリ（ＳＭ）、１７：ドツトｅマツ
プ・メモリ（ＢＭＭ）、１８ ：ダイレクト・メモリー
アクセス鳴コントローラ（ＤＭＡＣ）。 代理人 葛 野 信 − 第１図 第２１！ｌ システムｌぐス 第３図 第４図 第５図 ４１〜 一２ＲＩ Ｒ２Ｒ３Ｒ４Ｒ５ 第６図
Claims (1)
- 表示画面上に文字、イメージ、グラフ等を表示する表示
装置において、複数個の方形イメージ−パターンを保持
する第１のメモリと、表示画面のドツトに対応してイメ
ージ・パターンを記憶する第２のメモリと、上記第１の
メモリと第２のメモリとの間に位置し、上記第１のメモ
リ内の所望の方形イメージ・パターンを第２のメモリの
所望の位置に転送するダイレクト・メモリ・アクセス鳴
コントローラとを備えたことを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185265A JPS5975338A (ja) | 1982-10-21 | 1982-10-21 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185265A JPS5975338A (ja) | 1982-10-21 | 1982-10-21 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5975338A true JPS5975338A (ja) | 1984-04-28 |
Family
ID=16167796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57185265A Pending JPS5975338A (ja) | 1982-10-21 | 1982-10-21 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975338A (ja) |
-
1982
- 1982-10-21 JP JP57185265A patent/JPS5975338A/ja active Pending
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