JPS5975491A - メモリ制御回路、並びにそれを内蔵したマイクロプロセッサ、ｃｒｔ制御装置及び集積回路装置 - Google Patents
メモリ制御回路、並びにそれを内蔵したマイクロプロセッサ、ｃｒｔ制御装置及び集積回路装置Info
- Publication number
- JPS5975491A JPS5975491A JP57184604A JP18460482A JPS5975491A JP S5975491 A JPS5975491 A JP S5975491A JP 57184604 A JP57184604 A JP 57184604A JP 18460482 A JP18460482 A JP 18460482A JP S5975491 A JPS5975491 A JP S5975491A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は集積回路装置に係り、特（・て、ダイナミック
ＲＡＭを直接駆動し得るメモリ制御回路内蔵集積回路装
置ガに関する。
ＲＡＭを直接駆動し得るメモリ制御回路内蔵集積回路装
置ガに関する。
第１図は、記憶装置にダイナミックｆ（、ＡＭを用いる
システムの構成を示す。集積回路装ｒｉ ｌ Ｏ、クロ
ック発生器１１、タイミング信号発生６１２、アドレス
マルヂブレクサ１３、メモリ１４、から成る。集積回路
装置１０は１６ビツトのアドレス・バスと８ビツトのデ
ータ・パスを介して大容量のメモリを制ｆｄする。この
ような大容量メモリを扱う集積回路装置として代表的な
ものは各（責マイクロプロセッサやＣＲ，Ｔ制御装置な
どである。クロック発生器１１は各部の基準クロックを
発生する。タイミング信号発生器１２は、ダイナミック
ＲＡＭの制御信号やＲＡＭアドレスのマルチプレクサ・
タイミング信号等を発生する。アドレスマルチプレクサ
１３は１６ビツトのアドレス信号をダイナミックＲ，Ａ
Ｍの行アドレスと列アドレスを多重化し、８本のＲＡ
Ｍアドレス線上に出力している、メモリ１４は８個の６
４キロビツト・ダイナミックＲ，ＡＭから成っている。
システムの構成を示す。集積回路装ｒｉ ｌ Ｏ、クロ
ック発生器１１、タイミング信号発生６１２、アドレス
マルヂブレクサ１３、メモリ１４、から成る。集積回路
装置１０は１６ビツトのアドレス・バスと８ビツトのデ
ータ・パスを介して大容量のメモリを制ｆｄする。この
ような大容量メモリを扱う集積回路装置として代表的な
ものは各（責マイクロプロセッサやＣＲ，Ｔ制御装置な
どである。クロック発生器１１は各部の基準クロックを
発生する。タイミング信号発生器１２は、ダイナミック
ＲＡＭの制御信号やＲＡＭアドレスのマルチプレクサ・
タイミング信号等を発生する。アドレスマルチプレクサ
１３は１６ビツトのアドレス信号をダイナミックＲ，Ａ
Ｍの行アドレスと列アドレスを多重化し、８本のＲＡ
Ｍアドレス線上に出力している、メモリ１４は８個の６
４キロビツト・ダイナミックＲ，ＡＭから成っている。
第２図は、ダイナミックＲ，Ａ Ｍの動作タイムチャー
トを示す。アドレス線には行アドレス（Ｒ，Ａ、）と列
アドレス（ＣＡ）を時分割に多Ｍ ｆヒして乗せる。制
御信号として、行アドレス・ストローブ（Ｒ，Ａｓ）、
列アドレス・ストローブ（ｃＡｓ）、書込み制御信号（
ＷＥ）が必要であるうこの制御１４１信号のタイミング
は期用するＲ、 Ａ Ｍの種類によって異なる。
トを示す。アドレス線には行アドレス（Ｒ，Ａ、）と列
アドレス（ＣＡ）を時分割に多Ｍ ｆヒして乗せる。制
御信号として、行アドレス・ストローブ（Ｒ，Ａｓ）、
列アドレス・ストローブ（ｃＡｓ）、書込み制御信号（
ＷＥ）が必要であるうこの制御１４１信号のタイミング
は期用するＲ、 Ａ Ｍの種類によって異なる。
このように、集積度の高いダイナミックＲＡＭを用いる
ことによりメモリ・チップは少なくて済むのであるが、
タイミング信号発生器１２やアドレスマルチプレクサ１
３などの回路が必要となる。。
ことによりメモリ・チップは少なくて済むのであるが、
タイミング信号発生器１２やアドレスマルチプレクサ１
３などの回路が必要となる。。
従来はこれらの回路は個別部品で調成されるため、部品
点数が増え、システムが複雑になる欠点があった。
点数が増え、システムが複雑になる欠点があった。
ダイナミックＲＡＭのもう一つの欠点は、記憶が一時的
なものであるため一定時間内にリフレッシュしなければ
ならないことである。このため、通常はリフレッシュ・
アドレス・カウンタ及ヒリフレッシュ・タイミングの制
御回路を設ける必要がある。従来、集積回路装［１０内
部にリフレッシュ・アドレス・カウンタを内蔵するもの
やリフレッシュ・アドレス・カウンタとアドレスマルチ
プレクサを一体にした素子が発表されている。、また、
リフレッシュ・アドレス・カウンタを内蔵スるＲ、ＡＭ
素子もある。しかし、いずれの場合にも、リフレツシユ
・アドレス・カウンタを内蔵するのみであるから、リフ
レッシュ・タイミングを制ｅｕする外部回路が必要とな
る。
なものであるため一定時間内にリフレッシュしなければ
ならないことである。このため、通常はリフレッシュ・
アドレス・カウンタ及ヒリフレッシュ・タイミングの制
御回路を設ける必要がある。従来、集積回路装［１０内
部にリフレッシュ・アドレス・カウンタを内蔵するもの
やリフレッシュ・アドレス・カウンタとアドレスマルチ
プレクサを一体にした素子が発表されている。、また、
リフレッシュ・アドレス・カウンタを内蔵スるＲ、ＡＭ
素子もある。しかし、いずれの場合にも、リフレツシユ
・アドレス・カウンタを内蔵するのみであるから、リフ
レッシュ・タイミングを制ｅｕする外部回路が必要とな
る。
本究明の目的は、システムの部品点数を側限するため種
々のダイナミックＲ，ＡＭに直接接続できるメモリ制御
回路内蔵集積回路装置を提供するにある。
々のダイナミックＲ，ＡＭに直接接続できるメモリ制御
回路内蔵集積回路装置を提供するにある。
本発明の特徴は、接続するダイナミックＲＡＭの種類を
示すモード情報に対応して、アドレスのマルチプレクサ
を行なうようにしたことにある。
示すモード情報に対応して、アドレスのマルチプレクサ
を行なうようにしたことにある。
実施例
以下図面に基づいて、本発明の実施例を詳細に説明する
。
。
第３図は本発明の一実施例の集積回路装置３０とそれを
用いてダイナミックＦ１．ＡＭを匍１１皿するシステム
構成例を示す。集積回路装置３０には、タイミング信号
発生器３１、アドレスマルチプレクサ３２、モードレジ
スタ３３、リフレッシュ・アドレス・カウンタ３４を内
蔵している。システムは集４積回路装置３０、クロック
発生器１１． メモリ１４から成る簡単な構成である
。タイミング信号発生器３１は外部から入力される基準
クロック信号・（ＣＬＫ）から、ｌ゛イナミツク’ｆｃ
Ａ Ｍの制御信号とアドレス選択信号を発生する。ダイ
ナミックＲＡＭの制御信号には、行アドレス・メトロブ
（Ｒ，Ａｓ）、列アドレス・ストローブ（ＣＡＢ）。
用いてダイナミックＦ１．ＡＭを匍１１皿するシステム
構成例を示す。集積回路装置３０には、タイミング信号
発生器３１、アドレスマルチプレクサ３２、モードレジ
スタ３３、リフレッシュ・アドレス・カウンタ３４を内
蔵している。システムは集４積回路装置３０、クロック
発生器１１． メモリ１４から成る簡単な構成である
。タイミング信号発生器３１は外部から入力される基準
クロック信号・（ＣＬＫ）から、ｌ゛イナミツク’ｆｃ
Ａ Ｍの制御信号とアドレス選択信号を発生する。ダイ
ナミックＲＡＭの制御信号には、行アドレス・メトロブ
（Ｒ，Ａｓ）、列アドレス・ストローブ（ＣＡＢ）。
書込み制御信号（ＷＥ ）があり、これらは集積回路装
置３０の出力端子から出力されるうアドレス選択信号に
は、行アドレス選択信号（几Ａ ） 、列アドレス選択
信号（ＣＡ） 、リフレッシュ・アドレス選択信号（Ｒ
ＥＦ）があるうアドレスマルチプレクサ３２は、１６ビ
ツトのメモリアドレス（ＡＯ〜１５）と８ピツトのリフ
レッシュ・アドレス（ＦＬＯ〜７）を入力し、アドレス
選択信号ＲＡ、ＣＡ、ＲＥＦのタイミングに従ってアド
レスを切換え制−し、出力端子（ＸＯ〜７）に出力する
うモードレジスタ３３はアドレスのマルチプレクス形式
を決定するレジスタで、本実施ｕｌＪでは１６キロビツ
トＲ，ＡＭを接続するモードと６４キロヒツトＲＡＭを
接続するモードのいずれか全指定する１ビツトのレジス
タとなっている。リフレッシュ・アドレス・カウンタ３
４は、ダイナミックＲＡＭのリフレッシュ・アドレス８
ビツトを管理するもので、リフレッシュ・アドレス選択
信号（ＲＥ Ｆ ）を入力するごとに＋１する機能をも
つ。
置３０の出力端子から出力されるうアドレス選択信号に
は、行アドレス選択信号（几Ａ ） 、列アドレス選択
信号（ＣＡ） 、リフレッシュ・アドレス選択信号（Ｒ
ＥＦ）があるうアドレスマルチプレクサ３２は、１６ビ
ツトのメモリアドレス（ＡＯ〜１５）と８ピツトのリフ
レッシュ・アドレス（ＦＬＯ〜７）を入力し、アドレス
選択信号ＲＡ、ＣＡ、ＲＥＦのタイミングに従ってアド
レスを切換え制−し、出力端子（ＸＯ〜７）に出力する
うモードレジスタ３３はアドレスのマルチプレクス形式
を決定するレジスタで、本実施ｕｌＪでは１６キロビツ
トＲ，ＡＭを接続するモードと６４キロヒツトＲＡＭを
接続するモードのいずれか全指定する１ビツトのレジス
タとなっている。リフレッシュ・アドレス・カウンタ３
４は、ダイナミックＲＡＭのリフレッシュ・アドレス８
ビツトを管理するもので、リフレッシュ・アドレス選択
信号（ＲＥ Ｆ ）を入力するごとに＋１する機能をも
つ。
本実施例によれば、タイミング発生回路３１、アドレス
マルチプレクサ３２、リフレッシュ・アドレス・カウン
タ３４を集積回路装置３０の内部に内蔵した結果、シス
テムの部品点数を大幅に削減できる。また、モードレジ
スタ３３と、その出力信号（Ｍ）によってアドレスマル
チプレクサ３２の機能が切換わる構成となっているため
、複数種類（本実施ｆｆ１Ｊでは１６キロビツ） ＲＡ
Ｍと６４キロビットＲＡＭの２種類）のダイナミックＲ
ＡＭに対応できる。
マルチプレクサ３２、リフレッシュ・アドレス・カウン
タ３４を集積回路装置３０の内部に内蔵した結果、シス
テムの部品点数を大幅に削減できる。また、モードレジ
スタ３３と、その出力信号（Ｍ）によってアドレスマル
チプレクサ３２の機能が切換わる構成となっているため
、複数種類（本実施ｆｆ１Ｊでは１６キロビツ） ＲＡ
Ｍと６４キロビットＲＡＭの２種類）のダイナミックＲ
ＡＭに対応できる。
第４図は、第３図の実施列におけるダイナミックＲ，Ａ
Ｍ ｉｔ制御信号のタイムチャートを示す１行アドレ
ス信号（ＲＡＳ）、列アドレス信号（ＣＡＢ）、曹込み
制御信号（ＷＥ）、ＲＡＭアドレス（ＸＯ〜７）のタイ
ミングを、基準クロック（ＣＬＫ）との並記で示してい
る。図中に示すパラメータａ。
Ｍ ｉｔ制御信号のタイムチャートを示す１行アドレ
ス信号（ＲＡＳ）、列アドレス信号（ＣＡＢ）、曹込み
制御信号（ＷＥ）、ＲＡＭアドレス（ＸＯ〜７）のタイ
ミングを、基準クロック（ＣＬＫ）との並記で示してい
る。図中に示すパラメータａ。
ｂ、ｃ、ｄによって基準クロック（ＣＬＫ）の周期を単
位としてプログラマブルにタイミングを設定できる。従
って、動作タイミングの異なる種々のダイナミックＲ，
Ａ Ｍに対応でさる。
位としてプログラマブルにタイミングを設定できる。従
って、動作タイミングの異なる種々のダイナミックＲ，
Ａ Ｍに対応でさる。
第５図に、アドレスマルチプレクサ３２０回路を詳細に
示す。アドレス選択のタイミング信号ＲＡ、ＣＡ、Ｒ，
ＥＦによって出力端子（ＸＯ〜７）に出力されるアドレ
スが適宜選択さｆ′Ｌ６、Ｊた、モード信号（Ｍ）によ
って２桶川のマルチプレクスモードが選択される。第１
表は、各タイミングで出ノＪされるアドレス・ビットを
まとめたものである。
示す。アドレス選択のタイミング信号ＲＡ、ＣＡ、Ｒ，
ＥＦによって出力端子（ＸＯ〜７）に出力されるアドレ
スが適宜選択さｆ′Ｌ６、Ｊた、モード信号（Ｍ）によ
って２桶川のマルチプレクスモードが選択される。第１
表は、各タイミングで出ノＪされるアドレス・ビットを
まとめたものである。
ＲＡ＝１のタイミングでは行アドレス−＆Ｅ、ＣＡ＝１
のタイミングでは列アドレスが、ＲＥＦ＝１のタイミン
グではｉ（、Ａ＝０．ＣＡ二〇となりり７レツシユ・ア
ドレス（Ｒ，０〜７）力；、それぞれ出力さ負る。、端
子ＸＯ，−Ｘ５には、Ｍの１直にかかわらず行アドレス
としてＡＯ〜Ａ５が、列アドレスとしてＡ８〜Ａ１３が
それぞれ選択される。、Ｍ＝０（６４ＫＲＡＭモード）
の際は、端子Ｘ６にけＡ６とＡ１４が、端子Ｘ７にはＡ
７とＡ１５が、それぞれマルチブレクス出力されるうＭ
＝１（１６ＫＲＡ、Ｍ モード）では、端子Ｘ６にはＡ
６とＡ７がマルチブレクス出力され、端子Ｘ７には行、
列の両タイミングともＡ１４が出力される。本実施例で
は、モードレジスタを設けてモード信号を保持している
が、これに対して、外部端子から直接信号Ｍを供給する
方法もある。以上のように本実施例では、６４ＫＲＡＭ
モードのｊ烏合はＸＯ〜Ｘ７？、Ｌ６ＫＢ、ＡＭモード
の場合はＸ Ｏ−Ｘ ６を、それぞれＲＡＭのアドレス
端子に直接次続できる。
のタイミングでは列アドレスが、ＲＥＦ＝１のタイミン
グではｉ（、Ａ＝０．ＣＡ二〇となりり７レツシユ・ア
ドレス（Ｒ，０〜７）力；、それぞれ出力さ負る。、端
子ＸＯ，−Ｘ５には、Ｍの１直にかかわらず行アドレス
としてＡＯ〜Ａ５が、列アドレスとしてＡ８〜Ａ１３が
それぞれ選択される。、Ｍ＝０（６４ＫＲＡＭモード）
の際は、端子Ｘ６にけＡ６とＡ１４が、端子Ｘ７にはＡ
７とＡ１５が、それぞれマルチブレクス出力されるうＭ
＝１（１６ＫＲＡ、Ｍ モード）では、端子Ｘ６にはＡ
６とＡ７がマルチブレクス出力され、端子Ｘ７には行、
列の両タイミングともＡ１４が出力される。本実施例で
は、モードレジスタを設けてモード信号を保持している
が、これに対して、外部端子から直接信号Ｍを供給する
方法もある。以上のように本実施例では、６４ＫＲＡＭ
モードのｊ烏合はＸＯ〜Ｘ７？、Ｌ６ＫＢ、ＡＭモード
の場合はＸ Ｏ−Ｘ ６を、それぞれＲＡＭのアドレス
端子に直接次続できる。
本発明によれば、複数のダイナミックＲ，Ａ Ｍに対応
可能なメモリ制御回路内蔵集積回路装置によって、シス
テム構成のための部品点数を削減ｆきる。
可能なメモリ制御回路内蔵集積回路装置によって、シス
テム構成のための部品点数を削減ｆきる。
第１図は従東のダイナミックＲ，Ａ Ｍを用いたシステ
ム構成例を示すブロック図、第２図はダイナミックＲＡ
Ｍの動作タイムチャート、第３図は本発明の１実施例の
ブロック図、第４図は第３図の動作タイムチャート、第
５図は本発明のアドレスマルチプレクサの回路図である
。 ３０・・・′東積回路装置、３１・・・タイミング信号
発生器、３２・・・アドレスマルチプレクサ、３３・・
・モードレジスタ、３４・・・リフレッシュ・アドレス
・カ第 １２ 第 ２ 図 ＬＭアトしス＝×□刈五図コに万アロスＸ−ｚ″！Ｊ４
図 ＲＡＭアトムス
ム構成例を示すブロック図、第２図はダイナミックＲＡ
Ｍの動作タイムチャート、第３図は本発明の１実施例の
ブロック図、第４図は第３図の動作タイムチャート、第
５図は本発明のアドレスマルチプレクサの回路図である
。 ３０・・・′東積回路装置、３１・・・タイミング信号
発生器、３２・・・アドレスマルチプレクサ、３３・・
・モードレジスタ、３４・・・リフレッシュ・アドレス
・カ第 １２ 第 ２ 図 ＬＭアトしス＝×□刈五図コに万アロスＸ−ｚ″！Ｊ４
図 ＲＡＭアトムス
Claims (1)
- 【特許請求の範囲】 １、複数のアドレス・ピットの情報を１つの出力端子あ
るいは入出力兼用端子に切り換えて出力するものにおい
て、集積回路装置内部で発生するか、あるいは、他から
与えられるアドレス情報の３ビツト以上を入力し、１つ
の端子に選択出力する手段と、前記集積回路装置を内部
のモード・レジスタに記憶されるか、あるいは、池から
与えられるモード情報に従って、少なくとも３以上のア
ドレス・ビットのうちの少なくとも２つを時分割に多重
化して１つの端子に出力する手段とからなることを特徴
とするメモリ制御回路内蔵集積回路装置。 ２、特許請求の範囲第１項の記載において、きらに、ダ
イナミックＲ，ＡＭのリフレッシュアドレスを計数する
手段を設けたことを特徴とするメモリ制御回路内蔵集積
回路装置。 ３、特許請求の範囲第１項の記載において、さらに、ダ
イナミック几ＡＭの行アドレス・ストローブ信号及び列
アドレス・ストローブ信号を発生する手段を設けたこと
を特徴とするメモリ制御回路内蔵集積回路装置雇う
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184604A JPS5975491A (ja) | 1982-10-22 | 1982-10-22 | メモリ制御回路、並びにそれを内蔵したマイクロプロセッサ、ｃｒｔ制御装置及び集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184604A JPS5975491A (ja) | 1982-10-22 | 1982-10-22 | メモリ制御回路、並びにそれを内蔵したマイクロプロセッサ、ｃｒｔ制御装置及び集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975491A true JPS5975491A (ja) | 1984-04-28 |
| JPH0458675B2 JPH0458675B2 (ja) | 1992-09-18 |
Family
ID=16156116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184604A Granted JPS5975491A (ja) | 1982-10-22 | 1982-10-22 | メモリ制御回路、並びにそれを内蔵したマイクロプロセッサ、ｃｒｔ制御装置及び集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975491A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449593A (ja) * | 1990-06-18 | 1992-02-18 | Hitachi Ltd | ダイナミックｒａｍ制御回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122231A (ja) * | 1973-03-22 | 1974-11-22 | ||
| JPS5798600U (ja) * | 1980-12-09 | 1982-06-17 | ||
| JPS5848293A (ja) * | 1981-09-16 | 1983-03-22 | Canon Inc | メモリのリフレツシユ装置 |
-
1982
- 1982-10-22 JP JP57184604A patent/JPS5975491A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122231A (ja) * | 1973-03-22 | 1974-11-22 | ||
| JPS5798600U (ja) * | 1980-12-09 | 1982-06-17 | ||
| JPS5848293A (ja) * | 1981-09-16 | 1983-03-22 | Canon Inc | メモリのリフレツシユ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449593A (ja) * | 1990-06-18 | 1992-02-18 | Hitachi Ltd | ダイナミックｒａｍ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0458675B2 (ja) | 1992-09-18 |
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