JPS5976446A - 相補形ｍｏｓ集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、マスタスライス形式の相補形ＭＯ８集積回
路装置に係シ、特に内部ゲート領域に記憶素子を構成す
る方式に関するものである。

マスタスライス形集積回路は、それを構成する半導体装
置によ如、モス形とバイポーラ形忙分類される。マスタ
スライス形集積回路においても、高集積化を指向する情
況がある。高集積化においては、モス形が有利であるこ
とは一般的であり、その中でも、高集積化きれた時に問
題となる消費電力の点で長所のある相補形モス（０ＭＯ
８と呼ぶ）で構成されたＣＭＯＳマスタスライス形集積
回路が主流になりつつめる。

第１図は、マスタスライス形集積回路装置に、おいて、
一般的に採用式れるテップ構造を示す概略平面図である
。図において、（１１）〜Ｈは周辺ブロック、■】）〜
（ハ）は内部ゲート領域、Ｇ℃〜岐は配線帯である。内
部ゲート領域には、トランジスタ等の回路素子が規則的
に配置でれており、コンタクトホールや配線を形成する
ことにより、各種の論理ゲートが構成される。第２図に
、第１図に示した内部ゲート領域（イ）近傍の拡大平面
図を示した。第２図において、に）は内部ゲート領域、
＠１）、　ＣＩはそれに隣接する配線帯、（１００）　
、　（９０）はそれぞれ配線帯０力、に）において、縦
配線が置かれる位置（縦格子と呼ぶことにする。）を示
すもの、ＱＯは内部ゲート領域に）に構成された論理ゲ
ート、（１０１）〜（１０４）は論理ゲートｕ（）の入
出力端子に接続された縦配線である。第２図に示すよう
に、論理ゲートαＯの入出力端子と配線帯Ｇ１）、に）
内の配線は、縦配線によシ接続され、縦配線は縦格子に
乗っていること、縦格子間隔は一定であるのが普通であ
る。

ＣＭＯＳマスタスライス形集積回路の一例を第３〜８図
に示す。第３図に内部ゲート領域（イ）とそれに隣接す
る配線帯Ｇ］）、■を示した。内部ゲート領域四におい
て、（４υ〜（４８）はｐチャネルトランジスタのゲー
ト、（１４１）〜（１４８）はｎチャネルトランジスタ
のゲート、（６０）はｐチャネルトランジスタのソース
９ドレイン領域、（８０）はｎチャネルトランジスタの
ソース・ドレイン領域、（５１）〜（６Ｂ）Ｈｐチャネ
ルトランジスタの基板接続用領域、（７１）〜（７日）
ｕ　ｎ　ｆヤネルトランジスタの基板接続用領域、（９
１）〜（９８）　、　（４ｏｘ）〜（１０Ｂ）はそれぞ
れ配線帯［有］、Ｇ１）における縦格子である。

また、第３図に示すｆｆ−４、Ｖ−Ｖ　、■−■。

Ｖｌ　−ｉ　、　Ｖｉｒ−■における断面図を、ｎ形つ
ェル・シリコンゲー）　０ＭＯ８構造を例として、それ
ぞれ第４．５，６，７．８図に示す。第４〜８図におい
て、（ロ）〜に）はｐチャネルトランジスタのゲート、
（１４１）〜（１４Ｂ）はｎチャネルトランジスタのゲ
ート、（ａＯ）はｐチャネルトランジスタのソース・ド
レイン拡散領域、（ＳＯ）はｎチャネルトランジスタの
ソース・ドレイン拡散領域、（２０１）はｎチャネルト
ランジスタの基板としてのＰ形シリコン基板、（２０２
）はｐチャネルトランジスタの基板としてのｎ形つェル
拡散領域、（５１）〜（５８）はｐチャネルトランジス
タの基板（ｎ形つェル拡散領域）に同じ導電形の拡散領
域、（−’１）〜（７８）けｎチャネルトランジスタの
基板（ｐ形シリコン基板）Ｋ同じ導電形の拡散領域、（
２ｏ３）　／ｄ素子間分離用の厚い酸化膜、（２０４）
はゲート酸化膜である。

すなわち、第３図ないし第８図から明らかなように本例
における相補形集積回路は、ｐチャネルＭＯ８）ランジ
スタとｎチャネルＭＯ８）ランジスタの一対を有する領
域（単位セルと呼ぶこと忙する。）を隣接して配置する
ことによって得られる内部ゲート領域四とそれに隣接す
る配線帯１９１）　、　＠を少なくとも１個以上持つゲ
ットアレイ構造を一部に持ち、上記単位セルの幅と配線
帯における内部ゲート領域に垂直方向の配線ピッチが一
致するようにした構成、および単位セル毎に、上記ｐチ
ャネルＭＯ８）ランジスタの近傍に、）ランジスタの基
板に正電源電位を供給するための領域（５１）〜（５Ｂ
）と、上記ｎチャネルＭＯＳトランジスタの近傍忙、ト
ランジスタの基板に接地電源電位を供給するための領域
（７１）〜（７８）とを設けた構成に特徴がある。

第９図は、第３図に示した内部ゲート領域において、−
例として第１０図に示すような、入力端子（１ｎ）、（
１１２）、（１１３）と出力端子（ｎ４）を有する３人
力ＮＯＲ回路を構成した場合の配線と第３図に示した各
領域との接続を模式的に示した図である。第９図におい
て、（１ｎ）〜（１１８）は配線で、その配線上の黒丸
印は第３図に示した各領域との接続を示している。（１
ｎ）〜（ｎ４）はＮＯＲ回路の入出力配線、（ｎ６）は
内部配線、（１１７）は正電源配線、（ｎ８）は接地電
源配線である。

第３図に示すように、本例においては、帯状のソース−
ドレイン領域（６０）、（８０）にトランジスタを並べ
た構成を採っており、トランジスタ間に分離領域が無い
。このだめ、同一内部ゲート領域に）に、２個以上の論
理ゲートを配置する時、論理ゲート間の電気的分離が必
要になる。第１１図に、本例における論理ゲート間の分
離方法を示す。第１１図に、第４図に示した内部ゲート
領域＠例、第１２図に示す（１ｕ）、（１１２）、（ｕ
３）を入力端子としく且りを出（２１３）を入力端子と
しく２１４）を出力端子とする第２の３人力ＮＯＲ回路
とを隣接式せて置いた場合を示す。図において、（ｉｎ
）〜（１１４）は第１の３人力ＮＯＲ回路の入出力配線
で、（２１１）〜（２１４）は第２の３人力ＮＯＲ回路
の入出力配線であり、（１１’７）は正電源配線、（１
１８）は接地電源配線、（６０１）は正電源配線（ｕ′
７）に接続てれた配線で、配線（ｎ４．）と（２ユ１）
とに挾まれだｐチャネルトランジスタのゲートに接続て
れ、（６０２）は接地電源配線（１１Ｂ）に接続された
配線で、配線（６０１）に接続きれたゲートに対応する
位置にあるｎチャネルトランジスタのゲートに接続され
ている。

第１１図に示すように、両３人力ＮＯＲ回路間にあるｐ
及びｎチャネルトランジスタのゲートはそれぞれ正電源
電位、接地電源電位に固定されるため、それらのトラン
ジスタは遮断状態になり、３人力ＮＯＲ回路間が電気的
に分離される。

また、ＣＭＯ８集積回路において、寄生バイポーラトラ
ンジスタによるラッチアップ現象が、しばしば問題にな
る。ラッテアップ現象は、何らかの原因でバルク内に注
入きれた電荷傾より、ｎチャネルトランジスタの基板が
接地電源電位より高くなったり、ｐチャネルトランジス
タの基板電位が正電源電位より低下することが原因で起
るものである。したがって、ラッチアップを防ぐ方法と
して、トランジスタの基板電位を、正電源電位あるいは
接地電源電位妬固定する方法が提案されている。第１３
図に、本例における基板電位を固定する方法を示す。第
１３図において、（１１７）は正電源配線、（１１８）
は接地電源配線、（７００）は正電源配線（１１７）に
接続され、第３図に示したＰチャネルトランジスタの基
板接続用領域（５１）〜（５８）に接続畑れた配線、（
ｔｏｌ）　ｔｄ接地電源配線（ｎ８）に接続されｎチャ
ネルトランジスタの基板接続用領域（）ｌ）〜（７８）
に接続された配線である。配線（７００）、（７０１）
に、しって、ｎ及びｐチャネルトランジスタの基板を、
トランジスタ毎に接地電源電位及び正電源電位に固定す
ることができ、ラッチアンプ現象の発生を防ぐことがで
きる。

以上述べたＣＭＯＳマスタスライス形集積回路において
、記憶素子を構成する従来の方法を説明する。

第１４図に、従来の６トランジスタ構成の０ＭＯ８記憶
素子の回路を示す。図におりて、Ｔ１４３〜Ｔ１４６は
それぞれゲー）　（１４３）〜（１４６）を有するｎチ
ャネルトランジスタ、Ｔ４３．Ｔ４４はそれぞれゲート
（ハ）、Ｈを有するｐチャネルトランジスタ、（１２３
）、（１２４）は記憶回路を構成するだめの配線、（１
１，′２）Ｖｉ正電源配線、（１１Ｂ）は接地電源配線
、（１２０）はマトリックス状に配列された記憶素子に
おけるＸ方向選択線（以下ワードラインと呼ぶ）、（１
２１）、（１ｚ２）はＹ方向選択線（以下デジットライ
ンと呼ぶ）である。

ワードライン（１２０）に、高（ＩＩＨＩ＋）レベルの
電位が与えられると、トラレスファゲー）　Ｔ１４３ｊ
　Ｔ１４Ｂが導通状態妬なり、デジットライン（１２１
）、（１２２）を用いて、この記憶素子の読み出し、書
き込みを行うことができる。

第１４図に示した回路を第４図に示した内部ゲート領域
（４）上に構成した一例を第１５図に示す０図において
、（ユ０１）〜（１０７）及び（９１）〜（９７）は縦
格子、（４２）〜（４’７）　ｉｊ　ｐチャネルトラン
ジスタのゲートポリシリコン、（６０）はｐチャネルト
ランジスタのソース・ドレイン領域、（１４２）〜（１
４７）はｎチャネルトランジスタのゲートポリシリコン
、（ＳＯ）はｎチャネルトランジスタのソース・ドレイ
ン領域、（１２３）。

（１２４）は記憶回路を構成するための配線、（ｕ７）
は正電源配線、（ｎ８）は接地電源配線、（１２０）は
ワードライン、（１２１）、（１２２）はデジットライ
ンである〇たたし、第１５図においては、第３図の（５
１）〜（５９）及び（７２）〜（７８）Ｋ相幽する領域
の記述を、煩雑はを除くために省略した。

ゲートポリシリコン（６）、μｓ及び（７２）、（Ｍ）
はそれぞれ正電源配線、接地電源配線に接続して、隣接
して配置てれる記憶素子との電気的分離を行った。

第１５図から、従来の回路で記憶素子を内部ゲート領域
に構成すると、５個の縦格子間隔を占有し、ゲートポリ
シリコンＩＱ　、　Ｑ７）を未使用のまま残すことにな
シ、素子の使用効率が低いことがわかるＯ この発明は以上のような点に鑑みてなされたもので、素
子の使用効率を上げ、集積密度の高い記憶素子を提供す
ることを目的と（〜ている。

第１６図にこの発明の一実施例の回路図を示す。

図において、Ｔ１４３〜Ｔ１４５はそれぞれゲートポリ
シリコン（１４３）〜（１４５）を有するｎチャネルト
ランジスタ、Ｔ４３〜Ｔ４５はそれぞれゲートポリシリ
コン略〜■を有するｐチャネルトランジスタ、（４２３
）、（１２４）は記憶素子を構成するだめの配線、（ｎ
７）は正電源配線、（１１Ｂ）は接地電源配線、（１１
９）、（１２０）はワードライン、（１２１）、（１２
２）はデジットラインである。

この実施例の特徴は、ワードラインが２本あることで、
それＫよって、トランジスタＴｌ４３　Ｔ４５　Ｋそれ
ぞれｎチャネルトランジスタ、ｐチャネルトランジスタ
（従来のものでは両方共ｎチャネルトランジスタである
。）を使用するこ店ができることにある。すなわち、記
憶素子からの読み出し、記憶素子への書き込みは、ワー
ドライン（１２０）をＩＩＨＩＩレベル電位、ワード゛
ライン（ｕ９）を低（ＩＩＬ　Ｉ＋　）レベル電位にす
ることによって、トランスファゲートＴｌ４３１　Ｔ４
５を導通状態にして行うことができる。

第１６図に示したこの実施例の回路を、第３図゛に示し
た内部領域磐に構成した一例を第１７図に示す。（１０
１）〜（１０６）及び（９１）〜（９６）は縦格子、（
６）〜（ト）ばｐチャネルトランジスタのゲートポリシ
リコン、（６０）はｐチャネルトランジスタのソース・
ドレイン領域、（１４２）〜（１４６）はｎチャネルト
ランジスタのゲートポリシリコン、（８０）はｎチャネ
ルトランジスタのソース会ドレイン領域、（ユ２Ｓ）、
（１２４）は記憶回路を構成するだめの配線、（ｎ’７
）は正電源配線、（ｎ８）は接地電源配線、（１１９）
　、（１２のはワードライン、（１２１）　、（１２２
）はデジットラインである。ただし、第１７図では第４
図の（５１）〜（５８）及び（７１）〜（７日）に相当
する領域の記述を煩雑式を除くために省略した。

第１．７図からこの実施例によれば、トランジスタ等の
回路素子の使用効率が従来のものより高くでき、その結
果内部領域において４個の縦格子間隔の占有で済み、従
来のものよシ集積密度を高くできることがわかる。

以上の実施例においては、前記例に示したＣＭＯＳマス
タスライス形集積回路について述べたが、他の形式のＣ
ＭＯＳマスクスライス形集積回路においても、この発明
が有効であることは、その回路構成から明らかであるＯ 以上のように、この発明はＣＭＯＳマスタスライス形集
積回路上に記憶素子を構成する上で、高集積化に極めて
有効である。

【図面の簡単な説明】

第１図はマスクスライス形集積回路装置において一般的
に採用されているチップ構造を示す概略平面図、第２図
は第１図における内部ゲート領域近傍の拡大平面図、第
３図はＣＭＯＳマスクスライス形集積回路装置の一例の
内部ゲート領域近傍の要部を示す平面図、第４図、第５
図、第６図、第７図および第８図はそれぞれ第３図のＩ
Ｖ−ｆｆ線。 Ｖ−Ｖ線、■−■線、　ｖｎ−■線、　ｖｉ一種線にお
ける拡大断面図、第９図はこの構成を用いて３人力Ｎ　
ＯＲ論理ゲート回路を形成した一例を示す平面図、第１
０図はその論理回路図、第１１図は同じく第３図の構成
を用いて２つの３人力ＮＯＲ論理ゲ図の回路を上記第３
図の構成を用いて形成した従ど 回路を上記第３図の構成を用いて形成したこの発明の一
実施例を示す平面図である。 図において、（イ）は内部ゲート領域、（６）〜（ハ）
はｐチャネルＭＯ８）ランジスタのゲート、（５１）〜
（５８）は正電源電圧供給領域、（７１）〜（７８）は
接地電源電圧供給領域、（１４１）〜（１４８）はｎチ
ャネルＭＯ８）ランジスタのゲート、（６０）はｐチャ
ネルＭＯＳトランジスタのソース・ドレイン領域、（８
０）ｉｄｎチャネルＭＯＳトランジスタのソース・ドレ
イン領域、（１１ｇ）、（１２０）はワードライン、（
１２ｘ’；　、（１２２）はディジットライン、Ｔ１４
３は第１のトランスファゲート、Ｔ４５は第２のトラン
スファゲートである。 なお、図中同一符号は同一または相当部分を示第２図 第３図 第４図 第５図 ２θｌ 第６図 ２θ／ 第７図 第９図 第８図 ０１ 第１０図 第１１図 第１２図 第１３図 第１４図 第１５図 第１６図 第１７図 手続補正書（自発） 特許庁長官殿 １、事件の表示　　　　特願昭５’ｉ’−１８８５５４
号２・発明（７）　名称　　　　相補形ＭＯ８集積回路
装置３、補正をする名 ５、補正の対象 図面 ６、補正の内容 （１）図面の第２図を添付別紙のように訂正する。 ７、添付書類の目録 訂正後の第２図を示す図面　　　　　　　１連取　　上

Claims (2)

【特許請求の範囲】
1. （１）　　−ＩｔのｐチャネルＭＯ８）ランジスタとｎ
   チャネルＭＯ８）ランジスタとを有する単位セルが複数
   個並べて配設されてなる内部ゲート領域、及びこれに隣
   接して設けられた配線帯を備え、第１の上記単位セルと
   第２の上記単位セルと釦よって単位記憶素子が形成され
   たものにおいて、相補的に動作する一対のワードライン
   を設けその一方のワードラインでｎチャネルＭＯ８トラ
   ンジスタからなり上記第１の単位セルにつながった第１
   のトランスファゲートを駆動し、上記一方のワードライ
   ンと相補的に働く他方のワードラインでｐチャネルＭＯ
   ８）ランジスタからなシ上記第２の単位セルにつながっ
   た第２のトランスファゲートを駆動するようにしたこと
   を特徴とする相補形ＭＯ８集積回路装置。
2. （２）各単位セルにはｐチャネルＭＯ８）ランジスタ部
   の基板に正電源電圧を供給する領域と、ｎチャネルＭＯ
   ８）ランジスタ部の基板に接地電源電圧を供給する領域
   とが設けられたことを特徴とする特許請求の範囲第１項
   記載の相補形ＭＯ８集積回路装置。