JPH0250627B2 - - Google Patents
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- JPH0250627B2 JPH0250627B2 JP57188554A JP18855482A JPH0250627B2 JP H0250627 B2 JPH0250627 B2 JP H0250627B2 JP 57188554 A JP57188554 A JP 57188554A JP 18855482 A JP18855482 A JP 18855482A JP H0250627 B2 JPH0250627 B2 JP H0250627B2
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- Japan
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- power supply
- mos transistor
- region
- channel
- wiring
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
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- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は、マスタスライス形式の相補形
MOS集積回路装置に係り、特に内部ゲート領域
に記憶素子を構成する方式に関するものである。
MOS集積回路装置に係り、特に内部ゲート領域
に記憶素子を構成する方式に関するものである。
マスタスライス形集積回路は、それを構成する
半導体装置により、モス形とバイポーラ形に分類
される。マスタスライス形集積回路においても、
高集積化を指向する情況がある。高集積化におい
ては、モス形が有利であることは一般的であり、
その中でも、高集積化された時に問題となる消費
電力の点で長所のある相補形モス（CMOSと呼
ぶ）で構成されたCMOSマスタスライス形集積
回路が主流になりつつある。
半導体装置により、モス形とバイポーラ形に分類
される。マスタスライス形集積回路においても、
高集積化を指向する情況がある。高集積化におい
ては、モス形が有利であることは一般的であり、
その中でも、高集積化された時に問題となる消費
電力の点で長所のある相補形モス（CMOSと呼
ぶ）で構成されたCMOSマスタスライス形集積
回路が主流になりつつある。
第１図は、マスタスライス形集積回路装置にお
いて、一般的に採用されるチツプ構造を示す概略
平面図である。図において、１１〜１４は周辺ブ
ロツク、２１〜２４は内部ゲート領域、３１〜３
３は配線帯である。内部ゲート領域には、トラン
ジスタ等の回路素子が規則的に配置されており、
コンタクトホールや配線を形成することにより、
各種の論理ゲートが構成される。第２図に、第１
図に示した内部ゲート領域２２近傍の拡大平面図
を示した。第２図において、２２は内部ゲート領
域、３１，３２はそれに隣接する配線帯、１０
０，９０はそれぞれ配線帯３１，３２において、
縦配線が置かれる位置（縦格子と呼ぶことにす
る。）を示すもの、１０は内部ゲート領域２２に
構成された論理ゲート、１０１〜１０４は論理ゲ
ート１０の入出力端子に接続された縦配線であ
る。第２図に示すように、論理ゲート１０の入出
力端子と配線帯３１，３２内の配線は、縦配線に
より接続され、縦配線は縦格子に乗つているこ
と、縦格子間隔は一定であるのが普通である。
いて、一般的に採用されるチツプ構造を示す概略
平面図である。図において、１１〜１４は周辺ブ
ロツク、２１〜２４は内部ゲート領域、３１〜３
３は配線帯である。内部ゲート領域には、トラン
ジスタ等の回路素子が規則的に配置されており、
コンタクトホールや配線を形成することにより、
各種の論理ゲートが構成される。第２図に、第１
図に示した内部ゲート領域２２近傍の拡大平面図
を示した。第２図において、２２は内部ゲート領
域、３１，３２はそれに隣接する配線帯、１０
０，９０はそれぞれ配線帯３１，３２において、
縦配線が置かれる位置（縦格子と呼ぶことにす
る。）を示すもの、１０は内部ゲート領域２２に
構成された論理ゲート、１０１〜１０４は論理ゲ
ート１０の入出力端子に接続された縦配線であ
る。第２図に示すように、論理ゲート１０の入出
力端子と配線帯３１，３２内の配線は、縦配線に
より接続され、縦配線は縦格子に乗つているこ
と、縦格子間隔は一定であるのが普通である。
CMOSマスタスライス形集積回路の一例を第
３〜８図に示す。第３図に内部ゲート領域２２と
それに隣接する配線帯３１，３２を示した。内部
ゲート領域２２において、４１〜４８はｐチヤネ
ルトランジスタのゲート、１４１〜１４８はｎチ
ヤネルトランジスタのゲート、６０はｐチヤネル
トランジスタのソース・ドレイン領域、８０はｎ
チヤネルトランジスタのソース・ドレイン領域、
５１〜５８はｐチヤネルトランジスタの基板接続
用領域、７１〜７８はｎチヤネルトランジスタの
基板接続用領域、９１〜９８，１０１〜１０８は
それぞれ配線帯３２，３１における縦格子であ
る。
３〜８図に示す。第３図に内部ゲート領域２２と
それに隣接する配線帯３１，３２を示した。内部
ゲート領域２２において、４１〜４８はｐチヤネ
ルトランジスタのゲート、１４１〜１４８はｎチ
ヤネルトランジスタのゲート、６０はｐチヤネル
トランジスタのソース・ドレイン領域、８０はｎ
チヤネルトランジスタのソース・ドレイン領域、
５１〜５８はｐチヤネルトランジスタの基板接続
用領域、７１〜７８はｎチヤネルトランジスタの
基板接続用領域、９１〜９８，１０１〜１０８は
それぞれ配線帯３２，３１における縦格子であ
る。
また、第３図に示す−，−，−，
−，−における断面図を、ｎ形ウエル・
シリコンゲートCMOS構造を例として、それぞ
れ第４，５，６，７，８図に示す。第４〜８図に
おいて、４１〜４８はｐチヤネルトランジスタの
ゲート、１４１〜１４８はｎチヤネルトランジス
タのゲート、６０はｐチヤネルトランジスタのソ
ース・ドレイン拡散領域、８０はｎチヤネルトラ
ンジスタのソース・ドレイン拡散領域、２０１は
ｎチヤネルトランジスタの基板としてのｐ形シリ
コン基板、２０２はｐチヤネルトランジスタの基
板としてのｎ形ウエル拡散領域、５１〜５８はｐ
チヤネルトランジスタの基板（ｎ形ウエル拡散領
域）に同じ導電形の拡散領域、７１〜７８はｎチ
ヤネルトランジスタの基板（ｐ形シリコン基板）
に同じ導電形の拡散領域、２０３は素子間分離用
の厚い酸化、２０４はゲート酸化膜である。
−，−における断面図を、ｎ形ウエル・
シリコンゲートCMOS構造を例として、それぞ
れ第４，５，６，７，８図に示す。第４〜８図に
おいて、４１〜４８はｐチヤネルトランジスタの
ゲート、１４１〜１４８はｎチヤネルトランジス
タのゲート、６０はｐチヤネルトランジスタのソ
ース・ドレイン拡散領域、８０はｎチヤネルトラ
ンジスタのソース・ドレイン拡散領域、２０１は
ｎチヤネルトランジスタの基板としてのｐ形シリ
コン基板、２０２はｐチヤネルトランジスタの基
板としてのｎ形ウエル拡散領域、５１〜５８はｐ
チヤネルトランジスタの基板（ｎ形ウエル拡散領
域）に同じ導電形の拡散領域、７１〜７８はｎチ
ヤネルトランジスタの基板（ｐ形シリコン基板）
に同じ導電形の拡散領域、２０３は素子間分離用
の厚い酸化、２０４はゲート酸化膜である。
すなわち、第３図ないし第８図から明らかなよ
うに本例における相補形集積回路は、ｐチヤネル
MOSトランジスタとｎチヤネルMOSトランジス
タの一対を有する領域（単位セルと呼ぶことにす
る。）を隣接して配置することによつて得られる
内部ゲート領域２２とそれに隣接する配線帯３
１，３２を少なくとも１個以上持つゲートアレイ
構造を一部に持ち、上記単位セルの幅と配線帯に
おける内部ゲート領域に垂直方向の配線ピツチが
一致するようにした構成、および単位セル毎に、
上記ｐチヤネルMOSトランジスタの近傍に、ト
ランジスタの基板に正電源電位を供給するための
領域５１〜５８と、上記ｎチヤネルMOSトラン
ジスタの近傍に、トランジスタの基板に接地電源
電位を供給するための領域７１〜７８とを設けた
構成に特徴がある。
うに本例における相補形集積回路は、ｐチヤネル
MOSトランジスタとｎチヤネルMOSトランジス
タの一対を有する領域（単位セルと呼ぶことにす
る。）を隣接して配置することによつて得られる
内部ゲート領域２２とそれに隣接する配線帯３
１，３２を少なくとも１個以上持つゲートアレイ
構造を一部に持ち、上記単位セルの幅と配線帯に
おける内部ゲート領域に垂直方向の配線ピツチが
一致するようにした構成、および単位セル毎に、
上記ｐチヤネルMOSトランジスタの近傍に、ト
ランジスタの基板に正電源電位を供給するための
領域５１〜５８と、上記ｎチヤネルMOSトラン
ジスタの近傍に、トランジスタの基板に接地電源
電位を供給するための領域７１〜７８とを設けた
構成に特徴がある。
第９図は、第３図に示した内部ゲート領域にお
いて、一例として第１０図に示すような、入力端
子１１１，１１２，１１３と出力端子１１４を有
する３入力NOR回路を構成した場合の配線と第
３図に示した各領域との接続を模式的に示した図
である。第９図において、１１１〜１１８は配線
で、その配線上の黒丸印は第３図に示した各領域
との接続を示している。１１１〜１１４はNOR
回路の入出力配線、１１６は内部配線、１１７は
正電源配線、１１８は接地電源配線である。
いて、一例として第１０図に示すような、入力端
子１１１，１１２，１１３と出力端子１１４を有
する３入力NOR回路を構成した場合の配線と第
３図に示した各領域との接続を模式的に示した図
である。第９図において、１１１〜１１８は配線
で、その配線上の黒丸印は第３図に示した各領域
との接続を示している。１１１〜１１４はNOR
回路の入出力配線、１１６は内部配線、１１７は
正電源配線、１１８は接地電源配線である。
第３図に示すように、本例においては、帯状の
ソース・ドレイン領域６０，８０にトランジスタ
を並べた構成を採つており、トランジスタ間に分
離領域が無い。このため、同一内部ゲート領域２
２に、２個以上の論理ゲートを配置する時、論理
ゲート間の電気的分離が必要になる。第１１図
に、本例における論理ゲート間の分離方法を示
す。第１１図に、第４図に示した内部ゲート領域
２２に、第１２図に示す１１１，１１２，１１３
を入力端子とし、１１４を出力端子とする第１の
３入力NOR回路と、２１１，２１２，２１３を
入力端子とし２１４を出力端子とする第２の３入
力NOR回路とを隣接させて置いた場合を示す。
図において、１１１〜１１４は第１の３入力
NOR回路の入出力配線で、２１１〜２１４は第
２の３入力NOR回路の入出力配線であり、１１
７は正電源配線、１１８は接地電源配線、６０１
は正電源配線１１７に接続された配線で、配線１
１４と２１１とに挾まれたｐチヤネルトランジス
タのゲートに接続され、６０２は接地電源配線１
１８に接続された配線で、配線６０１に接続され
たゲートに対応する位置にあるｎチヤネルトラン
ジスタのゲートに接続されている。
ソース・ドレイン領域６０，８０にトランジスタ
を並べた構成を採つており、トランジスタ間に分
離領域が無い。このため、同一内部ゲート領域２
２に、２個以上の論理ゲートを配置する時、論理
ゲート間の電気的分離が必要になる。第１１図
に、本例における論理ゲート間の分離方法を示
す。第１１図に、第４図に示した内部ゲート領域
２２に、第１２図に示す１１１，１１２，１１３
を入力端子とし、１１４を出力端子とする第１の
３入力NOR回路と、２１１，２１２，２１３を
入力端子とし２１４を出力端子とする第２の３入
力NOR回路とを隣接させて置いた場合を示す。
図において、１１１〜１１４は第１の３入力
NOR回路の入出力配線で、２１１〜２１４は第
２の３入力NOR回路の入出力配線であり、１１
７は正電源配線、１１８は接地電源配線、６０１
は正電源配線１１７に接続された配線で、配線１
１４と２１１とに挾まれたｐチヤネルトランジス
タのゲートに接続され、６０２は接地電源配線１
１８に接続された配線で、配線６０１に接続され
たゲートに対応する位置にあるｎチヤネルトラン
ジスタのゲートに接続されている。
第１１図に示すように、両３入力NOR回路間
にあるｐ及びｎチヤネルトランジスタのゲートは
それぞれ正電源電位、接地電源電位に固定される
ため、それらのトランジスタは遮断状態になり、
３入力NOR回路間が電気的に分離される。
にあるｐ及びｎチヤネルトランジスタのゲートは
それぞれ正電源電位、接地電源電位に固定される
ため、それらのトランジスタは遮断状態になり、
３入力NOR回路間が電気的に分離される。
また、CMOS集積回路において、寄生バイポ
ーラトランジスタによるラツチアツプ現象が、し
ばしば問題になる。ラツチアツプ現象は、何らか
の原因でバルク内に注入された電荷により、ｎチ
ヤネルトランジスタの基板が接地電源電位より高
くなつたり、ｐチヤネルトランジスタの基板電位
が正電源電位より低下することが原因で起るもの
である。したがつて、ラツチアツプを防ぐ方法と
して、トランジスタの基板電位を、正電源電位あ
るいは接地電源電位に固定する方法が提案されて
いる。第１３図に、本例における基板電位を固定
する方法を示す。第１３図において、１１７は正
電源配線、１１８は接地電源配線、７００は正電
源配線１１７に接続され、第３図に示したｐチヤ
ネルトランジスタの基板接続用領域５１〜５８に
接続された配線、７０１は接地電源配線１１８に
接続されｎチヤネルトランジスタの基板接続用領
域７１〜７８に接続された配線である。配線７０
０，７０１によつて、ｎ及びｐチヤネルトランジ
スタの基板を、トランジスタ毎に接地電源電位及
び正電源電位に固定することができ、ラツチアツ
プ現象の発生を防ぐことができる。
ーラトランジスタによるラツチアツプ現象が、し
ばしば問題になる。ラツチアツプ現象は、何らか
の原因でバルク内に注入された電荷により、ｎチ
ヤネルトランジスタの基板が接地電源電位より高
くなつたり、ｐチヤネルトランジスタの基板電位
が正電源電位より低下することが原因で起るもの
である。したがつて、ラツチアツプを防ぐ方法と
して、トランジスタの基板電位を、正電源電位あ
るいは接地電源電位に固定する方法が提案されて
いる。第１３図に、本例における基板電位を固定
する方法を示す。第１３図において、１１７は正
電源配線、１１８は接地電源配線、７００は正電
源配線１１７に接続され、第３図に示したｐチヤ
ネルトランジスタの基板接続用領域５１〜５８に
接続された配線、７０１は接地電源配線１１８に
接続されｎチヤネルトランジスタの基板接続用領
域７１〜７８に接続された配線である。配線７０
０，７０１によつて、ｎ及びｐチヤネルトランジ
スタの基板を、トランジスタ毎に接地電源電位及
び正電源電位に固定することができ、ラツチアツ
プ現象の発生を防ぐことができる。
以上述べたCMOSマスタスライス形集積回路
において、記憶素子を構成する従来の方法を説明
する。
において、記憶素子を構成する従来の方法を説明
する。
第１４図に、従来の６トランジスタ構成の
CMOS記憶素子の回路を示す。図において、
T143〜T146はそれぞれゲート１４３〜１４６を有
するｎチヤネルトランジスタ、T43，T44はそれ
ぞれゲート４３，４４を有するｐチヤネルトラン
ジスタ、１２３，１２４は記憶回路を構成するた
めの配線、１１７は正電源配線、１１８は接地電
源配線、１２０はマトリツクス状に配列された記
憶素子におけるＸ方向選択線（以下ワードライン
と呼ぶ）、１２１，１２２はＹ方向選択線（以下
デジツトラインと呼ぶ）である。
CMOS記憶素子の回路を示す。図において、
T143〜T146はそれぞれゲート１４３〜１４６を有
するｎチヤネルトランジスタ、T43，T44はそれ
ぞれゲート４３，４４を有するｐチヤネルトラン
ジスタ、１２３，１２４は記憶回路を構成するた
めの配線、１１７は正電源配線、１１８は接地電
源配線、１２０はマトリツクス状に配列された記
憶素子におけるＸ方向選択線（以下ワードライン
と呼ぶ）、１２１，１２２はＹ方向選択線（以下
デジツトラインと呼ぶ）である。
ワードライン１２０に、高（“Ｈ”）レベルの電
位が与えられると、トランスフアゲートT143，
T146が導通状態になり、デジツトライン１２１，
１２２を用いて、この記憶素子の読み出し、書き
込みを行うことができる。
位が与えられると、トランスフアゲートT143，
T146が導通状態になり、デジツトライン１２１，
１２２を用いて、この記憶素子の読み出し、書き
込みを行うことができる。
第１４図に示した回路を第４図に示した内部ゲ
ート領域２２上に構成した一例を第１５図に示
す。図において、１０１〜１０７及び９１〜９７
は縦配線、４２〜４７はｐチヤネルトランジスタ
のゲートポリシリコン、６０はｎチヤネルトラン
ジスタのソース・ドレイン領域、１４２〜１４７
はｎチヤネルトランジスタのゲートポリシリコ
ン、８０はｎチヤネルトランジスタのソース・ド
レイン領域、１２３，１２４は記憶回路を構成す
るための配線、１１７は正電源配線、１１８は接
地電源配線、１２０はワードライン、１２１，１
２２はデジツトラインである。ただし、第１５図
においては、第３図の５１〜５９及び７２〜７８
に相当する領域の記述を、煩雑さを除くために省
略した。
ート領域２２上に構成した一例を第１５図に示
す。図において、１０１〜１０７及び９１〜９７
は縦配線、４２〜４７はｐチヤネルトランジスタ
のゲートポリシリコン、６０はｎチヤネルトラン
ジスタのソース・ドレイン領域、１４２〜１４７
はｎチヤネルトランジスタのゲートポリシリコ
ン、８０はｎチヤネルトランジスタのソース・ド
レイン領域、１２３，１２４は記憶回路を構成す
るための配線、１１７は正電源配線、１１８は接
地電源配線、１２０はワードライン、１２１，１
２２はデジツトラインである。ただし、第１５図
においては、第３図の５１〜５９及び７２〜７８
に相当する領域の記述を、煩雑さを除くために省
略した。
ゲートポリシリコン４２，４５及び７２，７７
はそれぞれ正電源配線、接地電源配線に接続し
て、隣接して配置される記憶素子との電気的分離
を行つた。
はそれぞれ正電源配線、接地電源配線に接続し
て、隣接して配置される記憶素子との電気的分離
を行つた。
第１５図から、従来の回路で記憶素子を内部ゲ
ート領域に構成すると、５個の縦格子間隔を占有
し、ゲートポリシリコン４６，４７を未使用のま
ま残すことになり、素子の使用効率が低いことが
わかる。
ート領域に構成すると、５個の縦格子間隔を占有
し、ゲートポリシリコン４６，４７を未使用のま
ま残すことになり、素子の使用効率が低いことが
わかる。
この発明は以上のような点に鑑みてなされたも
ので、素子の使用効率を上げ、集積密度の高い記
憶素子を提供することを目的としている。
ので、素子の使用効率を上げ、集積密度の高い記
憶素子を提供することを目的としている。
第１６図にこの発明の一実施例の回路図を示
す。図において、T143〜T145はそれぞれゲートポ
リシリコン１４３〜１４５を有するｎチヤネルト
ランジスタ、T43〜T45はそれぞれゲートポリシ
リコン４３〜４５を有するｐチヤネルトランジス
タ、１２３，１２４は記憶素子を構成するための
配線、１１７は正電源配線、１１８は接地電源配
線、１１９，１２０はワードライン、１２１，１
２２はデジツトラインである。
す。図において、T143〜T145はそれぞれゲートポ
リシリコン１４３〜１４５を有するｎチヤネルト
ランジスタ、T43〜T45はそれぞれゲートポリシ
リコン４３〜４５を有するｐチヤネルトランジス
タ、１２３，１２４は記憶素子を構成するための
配線、１１７は正電源配線、１１８は接地電源配
線、１１９，１２０はワードライン、１２１，１
２２はデジツトラインである。
この実施例の特徴は、ワードラインが２本ある
ことで、それによつてトランジスタT143，T45に
それぞれｎチヤネルトランジスタ、ｐチヤネルト
ランジスタ（従来のものでは両方共ｎチヤネルト
ランジスタである。）を使用することができるこ
とにある。すなわち、記憶素子からの読み出し、
記憶素子への書き込みは、ワードライン１２０を
“Ｈ”レベル電位、ワードライン１１９を低
（“Ｌ”）レベル電位にすることによつて、トラン
スフアゲートT143，T45を導通状態にして行うこ
とができる。
ことで、それによつてトランジスタT143，T45に
それぞれｎチヤネルトランジスタ、ｐチヤネルト
ランジスタ（従来のものでは両方共ｎチヤネルト
ランジスタである。）を使用することができるこ
とにある。すなわち、記憶素子からの読み出し、
記憶素子への書き込みは、ワードライン１２０を
“Ｈ”レベル電位、ワードライン１１９を低
（“Ｌ”）レベル電位にすることによつて、トラン
スフアゲートT143，T45を導通状態にして行うこ
とができる。
第１６図に示したこの実施例の回路を、第３図
に示した内部領域ン２２に構成した一例を第１７
図に示す。１０１〜１０６及び９１〜９６は縦格
子、４２〜４６はｐチヤネルトランジスタのゲー
トポリシリコン、６０はｐチヤネルトランジスタ
のソース・ドレイン領域、１４２〜１４６はｎチ
ヤネルトランジスタのゲートポリシリコン、８０
はｎチヤネルトランジスタのソース・ドレイン領
域、１２３，１２４は記憶回路を構成するための
配線、１１７は正電源配線、１１８は接地電源配
線、１１９，１２０はワードライン、１２１，１
２２はデジツトラインである。ただし、第１７図
では第４図の５１〜５８及び７１〜７８に相当す
る領域の記述を煩雑さを除くために省略した。
に示した内部領域ン２２に構成した一例を第１７
図に示す。１０１〜１０６及び９１〜９６は縦格
子、４２〜４６はｐチヤネルトランジスタのゲー
トポリシリコン、６０はｐチヤネルトランジスタ
のソース・ドレイン領域、１４２〜１４６はｎチ
ヤネルトランジスタのゲートポリシリコン、８０
はｎチヤネルトランジスタのソース・ドレイン領
域、１２３，１２４は記憶回路を構成するための
配線、１１７は正電源配線、１１８は接地電源配
線、１１９，１２０はワードライン、１２１，１
２２はデジツトラインである。ただし、第１７図
では第４図の５１〜５８及び７１〜７８に相当す
る領域の記述を煩雑さを除くために省略した。
第１７図からこの実施例によれば、トランジス
タ等の回路素子の使用効率が従来のものより高く
でき、その結果内部領域において４個の縦格子間
隔の占有で済み、従来のものより集積密度を高く
できることがわかる。
タ等の回路素子の使用効率が従来のものより高く
でき、その結果内部領域において４個の縦格子間
隔の占有で済み、従来のものより集積密度を高く
できることがわかる。
以上の実施例においては、前記例に示した
CMOSマスタスライス形集積回路について述べ
たが、他の形式のCMOSマスタスライス形集積
回路においても、この発明が有効であることは、
その回路構成から明らかである。
CMOSマスタスライス形集積回路について述べ
たが、他の形式のCMOSマスタスライス形集積
回路においても、この発明が有効であることは、
その回路構成から明らかである。
以上のように、この発明はCMOSマスタスラ
イス形集積回路上に記憶素子を構成する上で、高
集積化に極めて有効である。
イス形集積回路上に記憶素子を構成する上で、高
集積化に極めて有効である。
第１図はマスタスライス形集積回路装置におい
て一般的に採用されているチツプ構造を示す概略
平面図、第２図は第１図における内部ゲート領域
近傍の拡大平面図、第３図はCMOSマスタスラ
イス形集積回路装置の一例の内部ゲート領域近傍
の要部を示す平面図、第４図、第５図、第６図、
第７図および第８図はそれぞれ第３図の−
線、−線、−線、−線、−線に
おける拡大断面図、第９図はこの構成を用いて３
入力NOR論理ゲート回路を形成した一例を示す
平面図、第１０図はその論理回路図、第１１図は
同じく第３図の構成を用いて２つの３入力NOR
論理ゲート回路を構成した一例を示す平面図、第
１２図はその論理回路図、第１３図は本例におけ
る基板変位固定の方法を示す平面図、第１４図は
CMOS構成のメモリ素子の従来例を示す回路図、
第１５図は第１４図の回路を上記第３図の構成を
用いて形成した従来例を示す平面図、第１６図は
この発明の一実施例のメモリ素子の回路図、第１
７図は第１６図の回路を上記第３図の構成を用い
て形成したこの発明の一実施例を示す平面図であ
る。 図において、２２は内部ゲート領域、４１〜４
８はｐチヤネルMOSトランジスタのゲート、５
１〜５８は正電源電圧供給領域、７１〜７８は接
地電源電圧供給領域、１４１〜１４８はｎチヤネ
ルMOSトランジスタのゲート、６０はｐチヤネ
ルMOSトランジスタのソース・ドレイン領域、
８０はｎチヤネルMOSトランジスタのソース・
ドレイン領域、１１９，１２０はワードライン、
１２１，１２２はデイジツトライン、T143は第１
のトランスフアゲート、T45は第２のトランスフ
アゲートである。なお、図中同一符号は同一また
は相当部分を示す。
て一般的に採用されているチツプ構造を示す概略
平面図、第２図は第１図における内部ゲート領域
近傍の拡大平面図、第３図はCMOSマスタスラ
イス形集積回路装置の一例の内部ゲート領域近傍
の要部を示す平面図、第４図、第５図、第６図、
第７図および第８図はそれぞれ第３図の−
線、−線、−線、−線、−線に
おける拡大断面図、第９図はこの構成を用いて３
入力NOR論理ゲート回路を形成した一例を示す
平面図、第１０図はその論理回路図、第１１図は
同じく第３図の構成を用いて２つの３入力NOR
論理ゲート回路を構成した一例を示す平面図、第
１２図はその論理回路図、第１３図は本例におけ
る基板変位固定の方法を示す平面図、第１４図は
CMOS構成のメモリ素子の従来例を示す回路図、
第１５図は第１４図の回路を上記第３図の構成を
用いて形成した従来例を示す平面図、第１６図は
この発明の一実施例のメモリ素子の回路図、第１
７図は第１６図の回路を上記第３図の構成を用い
て形成したこの発明の一実施例を示す平面図であ
る。 図において、２２は内部ゲート領域、４１〜４
８はｐチヤネルMOSトランジスタのゲート、５
１〜５８は正電源電圧供給領域、７１〜７８は接
地電源電圧供給領域、１４１〜１４８はｎチヤネ
ルMOSトランジスタのゲート、６０はｐチヤネ
ルMOSトランジスタのソース・ドレイン領域、
８０はｎチヤネルMOSトランジスタのソース・
ドレイン領域、１１９，１２０はワードライン、
１２１，１２２はデイジツトライン、T143は第１
のトランスフアゲート、T45は第２のトランスフ
アゲートである。なお、図中同一符号は同一また
は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ マスタスライス方式の相補形MOS集積回路
装置において、 素子形成領域内に本来の論理回路と混在させて
形成される記憶回路であつて、一対のｐチヤネル
MOSトランジスタとｎチヤネルMOSトランジス
タとを有する単位セルが複数個並べて配設されて
なる内部ゲート領域、及びこれに隣接して設けら
れた配線帯を備え、第１の上記単位セルで構成さ
れるインバータと第２の上記単位セルで構成され
るインバータとによつて単位記憶素子が構成され
たものにおいて、 相補的に動作する一対のワードラインを設けそ
の一方のワードラインでｎチヤネルMOSトラン
ジスタからなり上記第１の単位セルで構成される
インバータの出力端子につながつた第１のトラン
スフアゲートを駆動し、上記一方のワードライン
と相補的に働く他方のワードラインでｐチヤネル
MOSトランジスタからなり上記第２の単位セル
で構成されるインバータの出力端子につながつた
第２のトランスフアゲートを駆動するようにした
ことを特徴とする相補形MOS集積回路装置。 ２ 各単位セルにはｐチヤネルMOSトランジス
タ部の基板に正電源電圧を供給する領域と、ｎチ
ヤネルMOSトランジスタ部の基板に接地電源電
圧を供給する領域とが設けられたことを特徴とす
る特許請求の範囲第１項記載の相補形MOS集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188554A JPS5976446A (ja) | 1982-10-25 | 1982-10-25 | 相補形ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188554A JPS5976446A (ja) | 1982-10-25 | 1982-10-25 | 相補形ｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5976446A JPS5976446A (ja) | 1984-05-01 |
| JPH0250627B2 true JPH0250627B2 (ja) | 1990-11-02 |
Family
ID=16225724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188554A Granted JPS5976446A (ja) | 1982-10-25 | 1982-10-25 | 相補形ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5976446A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012195320A (ja) * | 2009-07-29 | 2012-10-11 | Panasonic Corp | 半導体装置 |
-
1982
- 1982-10-25 JP JP57188554A patent/JPS5976446A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5976446A (ja) | 1984-05-01 |
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