JPS5977698A - 不揮発性メモリセル - Google Patents
不揮発性メモリセルInfo
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- JPS5977698A JPS5977698A JP58174211A JP17421183A JPS5977698A JP S5977698 A JPS5977698 A JP S5977698A JP 58174211 A JP58174211 A JP 58174211A JP 17421183 A JP17421183 A JP 17421183A JP S5977698 A JPS5977698 A JP S5977698A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メモリセルに係わり、特にスタティックＭＯ
８ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）と不揮発性メモリ素子とを組み合せ、電源がオフ状態
の時にも情報が保持できるように構成した不揮発性メモ
リセルに関するものである。
８ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）と不揮発性メモリ素子とを組み合せ、電源がオフ状態
の時にも情報が保持できるように構成した不揮発性メモ
リセルに関するものである。
一般にスタティックメモリセルは、一対の双安定入出力
端子（以下、単に双安定端子と称す）を有する揮発性双
安定記憶装置いわゆるフリップフロップ回路（以下ＦＦ
回路と略記する）で主要部は構成され、電源がオンされ
ている限り情報は保持できる。しかしながら、電源がオ
フ時には情報が失なわれてしまう。従ってその情報を電
源オフ時にも失なうことなく不揮発に記憶するようにし
た不揮発性メモリセルの開発が進めら九でいる。
端子（以下、単に双安定端子と称す）を有する揮発性双
安定記憶装置いわゆるフリップフロップ回路（以下ＦＦ
回路と略記する）で主要部は構成され、電源がオンされ
ている限り情報は保持できる。しかしながら、電源がオ
フ時には情報が失なわれてしまう。従ってその情報を電
源オフ時にも失なうことなく不揮発に記憶するようにし
た不揮発性メモリセルの開発が進めら九でいる。
従来、この種の不揮発性メモリセルとして、ＦＦ回路に
不揮発性絶縁ゲート形電界効果メモリトランジスタの一
種であるＭ Ｎ ＯＳ （Ｍｅｔａ］ −Ｎ１−ｔ、ｒ
ｉｄｅ −Ｏｘｉｄｅ −Ｓ ｅｍｉｃｏｎｄｕｃｊｏ
ｒ） トランジスタを組込んだものがある。ＭＮＯＳト
ランジスタは、周知のように、ＭＯ５ｌ−ランジスタの
ゲート絶縁膜を窒化膜（Ｓ ｉ、 Ｎ４）と極薄の酸化
膜（Ｓｉｎ、）の二層構造としたもので、窒化膜と酸化
膜の界面付近に存在するトラップ準位と基板との間で極
薄酸化膜のトンネル現象を利用して電荷のやりとりを行
い、トランジスタのゲート間電圧の大小を二値情報″１
″ｇ、ｒｒｏｒｒに対応させて不揮発に情報を記憶する
ようにしたものである。
不揮発性絶縁ゲート形電界効果メモリトランジスタの一
種であるＭ Ｎ ＯＳ （Ｍｅｔａ］ −Ｎ１−ｔ、ｒ
ｉｄｅ −Ｏｘｉｄｅ −Ｓ ｅｍｉｃｏｎｄｕｃｊｏ
ｒ） トランジスタを組込んだものがある。ＭＮＯＳト
ランジスタは、周知のように、ＭＯ５ｌ−ランジスタの
ゲート絶縁膜を窒化膜（Ｓ ｉ、 Ｎ４）と極薄の酸化
膜（Ｓｉｎ、）の二層構造としたもので、窒化膜と酸化
膜の界面付近に存在するトラップ準位と基板との間で極
薄酸化膜のトンネル現象を利用して電荷のやりとりを行
い、トランジスタのゲート間電圧の大小を二値情報″１
″ｇ、ｒｒｏｒｒに対応させて不揮発に情報を記憶する
ようにしたものである。
以下、従来の代表的な不揮発性メモリセルにつき、その
回路構成と動作数に問題点を説明する。
回路構成と動作数に問題点を説明する。
第１図は従来の不揮発性メモリセルの一槽成例を示す回
路図である。この回路の詳細は、例えば特開昭４７−９
６５７号公報に記載されているので、ここでは、本発明
に関連した部分を抽出して簡略化して示しである。
路図である。この回路の詳細は、例えば特開昭４７−９
６５７号公報に記載されているので、ここでは、本発明
に関連した部分を抽出して簡略化して示しである。
図において、１及び２は、ＦＦ回路を構成する駆動用の
ＭＯ８電界効果トランジスタ（以下ＭＯ８Ｔと略記する
）、３及び４は同じく負荷用ＭＯ８Ｔで、いずれもエン
ハンスメント型のＰチャネルＭＯ８Ｔである。 ５及び
６は不揮発性絶縁ゲート形電界効果メモリトランジスタ
（以下不揮発性メモリ素子と称する）で、ここではＰチ
ャネルＭＯ８Ｔトランジスタを用いている。 ７は電圧
（■。Ｄ）の供給端子、８は基準電位（Ｖｓｓ）の接続
端子、９は信号線（ワード線；Ｗ）、１０はデータ線（
ｄ ） １＃墳ｂ：ミｃ、７１ ＋ｘ Ｆｌ ｖ゛
＜テークＪ＋ｉ （ａ） てｕｓ。
ＭＯ８電界効果トランジスタ（以下ＭＯ８Ｔと略記する
）、３及び４は同じく負荷用ＭＯ８Ｔで、いずれもエン
ハンスメント型のＰチャネルＭＯ８Ｔである。 ５及び
６は不揮発性絶縁ゲート形電界効果メモリトランジスタ
（以下不揮発性メモリ素子と称する）で、ここではＰチ
ャネルＭＯ８Ｔトランジスタを用いている。 ７は電圧
（■。Ｄ）の供給端子、８は基準電位（Ｖｓｓ）の接続
端子、９は信号線（ワード線；Ｗ）、１０はデータ線（
ｄ ） １＃墳ｂ：ミｃ、７１ ＋ｘ Ｆｌ ｖ゛
＜テークＪ＋ｉ （ａ） てｕｓ。
図から明らかなように、この不揮発性メモリセルは、周
知のスタティックＭＯ５Ｔ ＲＡＭ（第６図（ａ）参照
〕の選択用ＭＯ８Ｔであるところを消去状態においてエ
ンハンスメント型となるＭＮＯＳＴトランジスタ５及び
６で代替しである。
知のスタティックＭＯ５Ｔ ＲＡＭ（第６図（ａ）参照
〕の選択用ＭＯ８Ｔであるところを消去状態においてエ
ンハンスメント型となるＭＮＯＳＴトランジスタ５及び
６で代替しである。
以下動作を説明するが、理解を容易にするために電圧値
を具体酌に規定して述べることにする。
を具体酌に規定して述べることにする。
通常のＲＡＭとして動作させているときは、ＭＮＯＳト
ランジスタ５及び６は閾電圧−２ｖのエンハンスメント
型ＭＯ８Ｔとして動作している。
ランジスタ５及び６は閾電圧−２ｖのエンハンスメント
型ＭＯ８Ｔとして動作している。
このメモリの原理は、供給電圧（ＶｐＩ））を−２７Ｖ
とし、このＦＦ回路が選択された時、ＭＮＯＳトランジ
スタ５及び６への信号線９を一３０Ｖとし。
とし、このＦＦ回路が選択された時、ＭＮＯＳトランジ
スタ５及び６への信号線９を一３０Ｖとし。
この状態をしば−らく保つことによりＭＮＯＳトランジ
スタ５および６の閾電圧植針変化させメモリに情報を蓄
える。ところがＭＮＯＳトランジスタ５及び６のゲート
に一３０Ｖが加わると、ＭＮＯＳトランジスタ５および
６は導通状態となるため、データ線１０及び１１にメモ
リの情報が乗る。このため共通のデータ線で接続される
メモリセル群（図示せず）では、１度に信号線９で選択
された１つのメモリセルしか書き込めない。従ってメモ
リセル選択用すなわち信号＃９選択用スイッチが必要で
ある。そのため信号線９の本数回の書き込みを行なわな
ければならない。又このため回路が複雑になり、かつ時
間的に効率が悪くなる。
スタ５および６の閾電圧植針変化させメモリに情報を蓄
える。ところがＭＮＯＳトランジスタ５及び６のゲート
に一３０Ｖが加わると、ＭＮＯＳトランジスタ５および
６は導通状態となるため、データ線１０及び１１にメモ
リの情報が乗る。このため共通のデータ線で接続される
メモリセル群（図示せず）では、１度に信号線９で選択
された１つのメモリセルしか書き込めない。従ってメモ
リセル選択用すなわち信号＃９選択用スイッチが必要で
ある。そのため信号線９の本数回の書き込みを行なわな
ければならない。又このため回路が複雑になり、かつ時
間的に効率が悪くなる。
また、通常のＲＡＭとしての動作における読み出しの時
、ＭＮＯＳトランジスタ５及び６のゲートに負電圧−１
２Ｖがかかるため、徐々にＲＡＭの情報がＭＮＯＳトラ
ンジスタに書き込まれ、メモリの信頼性を低下させると
いう問題点がある。
、ＭＮＯＳトランジスタ５及び６のゲートに負電圧−１
２Ｖがかかるため、徐々にＲＡＭの情報がＭＮＯＳトラ
ンジスタに書き込まれ、メモリの信頼性を低下させると
いう問題点がある。
第２図は従来の不揮発性メモリセルの他の構成例を示す
回路図である。この回路については、例えば特公昭５’
３−２７１０７号公報に詳細に記載されているので、こ
こでは本発明に関連した部分についてのみ示しである。
回路図である。この回路については、例えば特公昭５’
３−２７１０７号公報に詳細に記載されているので、こ
こでは本発明に関連した部分についてのみ示しである。
図において前出のものと同一符号または同一記号のもの
は同一または均等部分を示すものとし、適宜説明は省略
する。
は同一または均等部分を示すものとし、適宜説明は省略
する。
この例ではＭＯ５ＴはＰチャネルで形成されている。エ
ンハンスメント型のＭＯ８ＴＩ及び２と、デプレション
型のＭＯ８Ｔ１２及び１３とでＦＦ回路を形成しし、選
択用のエンハンスメント型ＭＯ８Ｔ１４及び１５で選択
線（ワード線）１６の信号にもとづきこのＦＦ回路への
書き込み、読み出しを行なう。ＭＯ８ＴＩと１２の間及
びＭＯ８Ｔ２と１３の間にＰチャネル不揮発性メモリ素
子（ＭＮＣ）−８）１７．１ ｓがそれぞれ挿入され、
この不揮発性メモリ素子に並列にスイッチング用のエン
ハンスメント型ＭＯ５Ｔ１９．２０が接続されている。
ンハンスメント型のＭＯ８ＴＩ及び２と、デプレション
型のＭＯ８Ｔ１２及び１３とでＦＦ回路を形成しし、選
択用のエンハンスメント型ＭＯ８Ｔ１４及び１５で選択
線（ワード線）１６の信号にもとづきこのＦＦ回路への
書き込み、読み出しを行なう。ＭＯ８ＴＩと１２の間及
びＭＯ８Ｔ２と１３の間にＰチャネル不揮発性メモリ素
子（ＭＮＣ）−８）１７．１ ｓがそれぞれ挿入され、
この不揮発性メモリ素子に並列にスイッチング用のエン
ハンスメント型ＭＯ５Ｔ１９．２０が接続されている。
なお図の２１は不揮発性メモリ素子駆動線、２２はスイ
ッチング用ＭＯ５Ｔ１９゜２０の駆動線である。
ッチング用ＭＯ５Ｔ１９゜２０の駆動線である。
平常はスイッチング用ＭＯ３Ｔ］９及び２０を導通させ
て１通常のＦＦ回路として働かせる。そして不揮発性メ
モリ素子１７，１．８にＲＡＭの情報を記憶させる時は
、このゲートに接続されている駆動線２１及び供給電圧
（Ｖｐｐ）を負の高電圧にする。また逆に不揮発性メモ
リ素子の記憶内容を消去する時はゲートに接続されてい
る駆動線２１を正の高電圧にする。消去は情報復帰後行
なうがこの不揮発性メモリセルの場合は、消去を行なう
時、上述したように不揮発性メモリ素子１７゜１８のゲ
ートに正の高電圧が印加されるが、不揮発性メモリ素子
１７’、１８の構造がＰチャネル電界効果トランジスタ
なので、これらは非導通となリ、かつ消去に必要とする
時間は普通ミリ秒（７７Ｌ、Ｓ）のオーダーであるから
、ＦＦ回路の情報が変化しないようにスイッチング用Ｍ
Ｏ８Ｔ１９゜２０を設けてそれを導通することが必要と
なる。
て１通常のＦＦ回路として働かせる。そして不揮発性メ
モリ素子１７，１．８にＲＡＭの情報を記憶させる時は
、このゲートに接続されている駆動線２１及び供給電圧
（Ｖｐｐ）を負の高電圧にする。また逆に不揮発性メモ
リ素子の記憶内容を消去する時はゲートに接続されてい
る駆動線２１を正の高電圧にする。消去は情報復帰後行
なうがこの不揮発性メモリセルの場合は、消去を行なう
時、上述したように不揮発性メモリ素子１７゜１８のゲ
ートに正の高電圧が印加されるが、不揮発性メモリ素子
１７’、１８の構造がＰチャネル電界効果トランジスタ
なので、これらは非導通となリ、かつ消去に必要とする
時間は普通ミリ秒（７７Ｌ、Ｓ）のオーダーであるから
、ＦＦ回路の情報が変化しないようにスイッチング用Ｍ
Ｏ８Ｔ１９゜２０を設けてそれを導通することが必要と
なる。
このため１メモリセルを構成するのに１０個のトランジ
スタが使われることになり、占有面積が大きくなりチッ
プ当りの集積度が低くなってしまうという問題点がある
。
スタが使われることになり、占有面積が大きくなりチッ
プ当りの集積度が低くなってしまうという問題点がある
。
以上従来技術の説明に当っては、各トランジスタがＰチ
ャネルで形成された場合について述べたが、Ｎチャネル
で構成し、各印加電圧の極性を反対にして動作させても
よいことは勿論であるが、その場合にも上述した問題点
は同様に存在する。
ャネルで形成された場合について述べたが、Ｎチャネル
で構成し、各印加電圧の極性を反対にして動作させても
よいことは勿論であるが、その場合にも上述した問題点
は同様に存在する。
本発明は上述した問題点を解消するためになされたもの
でスタティックＭＯ８ＲΔＭ（揮発性双安定記憶装置）
と、消去した時デプレション型となる不揮発性メモリ素
子（例えばＭＮＯＳトランジスタ）を用いて不揮発性メ
モリセルを構成することを特徴とするものであり、さら
に１−記ＭＮ○Ｓトランジスタをポリシリコンゲートプ
ロセスを用いて構成することにより、集積度の改善を図
ったものである・。
でスタティックＭＯ８ＲΔＭ（揮発性双安定記憶装置）
と、消去した時デプレション型となる不揮発性メモリ素
子（例えばＭＮＯＳトランジスタ）を用いて不揮発性メ
モリセルを構成することを特徴とするものであり、さら
に１−記ＭＮ○Ｓトランジスタをポリシリコンゲートプ
ロセスを用いて構成することにより、集積度の改善を図
ったものである・。
以下、本発明を実施例によって詳細に説明する。
第３図は本発明の不揮発性メモリセルの構成を示す回路
図である。図から明らかなように、通常のスタティック
ＲＡＭ Ｃ第６図（ａ）参照３に不揮発性メモリ素子２
３．２４を加えた８つのトランジスタによって構成され
ている。ＦＦ回路を構成する駆動用ＭＯ８ＴＩ、２及び
メモリセル選択用のＭＯ８Ｔ１４．１５はいずれもＮチ
ャネルエンハンスメント型であり、ＦＦ回路の負荷ＭＯ
８Ｔ］、２，１．３はＮチャネルデプレション型である
。
図である。図から明らかなように、通常のスタティック
ＲＡＭ Ｃ第６図（ａ）参照３に不揮発性メモリ素子２
３．２４を加えた８つのトランジスタによって構成され
ている。ＦＦ回路を構成する駆動用ＭＯ８ＴＩ、２及び
メモリセル選択用のＭＯ８Ｔ１４．１５はいずれもＮチ
ャネルエンハンスメント型であり、ＦＦ回路の負荷ＭＯ
８Ｔ］、２，１．３はＮチャネルデプレション型である
。
不揮発性メモリ素子２３．２４は消去時にデプレション
型となるＭＮＯＳトランジスタである。」二記不揮発性
メモリ素子２３．２／ｌのドレインはそれぞれＦＦ回路
の２つの信号出力端子に接続されているが、その接続点
をＡ及びＢで示す。
型となるＭＮＯＳトランジスタである。」二記不揮発性
メモリ素子２３．２／ｌのドレインはそれぞれＦＦ回路
の２つの信号出力端子に接続されているが、その接続点
をＡ及びＢで示す。
不揮発性メモリ素子２３．２４はゲート・基板表面間に
＋２５Ｖを適当時間（例えば＋０ｔＳ）印加すると、閾
電圧値が正（＋ ４ Ｖ）となり、逆に一２５ｖを適当
時間（例えば１００４ｓ）印加すると閾電圧値が負（−
６Ｖ）となる。
＋２５Ｖを適当時間（例えば＋０ｔＳ）印加すると、閾
電圧値が正（＋ ４ Ｖ）となり、逆に一２５ｖを適当
時間（例えば１００４ｓ）印加すると閾電圧値が負（−
６Ｖ）となる。
本発明の不揮発性メモリセルを通常のスタティックＲＡ
Ｍとして用いる時は、供給電圧（ＶｐＤ）を＋５Ｖとし
不揮発性メモリ素子２３．２４の閾電圧値を負（−６Ｖ
）とし、同素子のゲー１〜Ｇ２２．Ｇ２ｆをＯｖとして
この素子を導通状態にして用いる。
Ｍとして用いる時は、供給電圧（ＶｐＤ）を＋５Ｖとし
不揮発性メモリ素子２３．２４の閾電圧値を負（−６Ｖ
）とし、同素子のゲー１〜Ｇ２２．Ｇ２ｆをＯｖとして
この素子を導通状態にして用いる。
従ってゲートＧ２３ ＋ Ｇ２４をＯｖとして用いるの
で信頼性は低下しない。
で信頼性は低下しない。
ＲＡＭの情報を不揮発性メモリ素子に記憶させる時の回
路動作を第４図のタイミング図を用し）で説明する。な
お、不揮発性メモリ素子に記憶する直前ｔ、における接
続点Ｂの電位を５■、接続点ＡをＯＶとして説明する。
路動作を第４図のタイミング図を用し）で説明する。な
お、不揮発性メモリ素子に記憶する直前ｔ、における接
続点Ｂの電位を５■、接続点ＡをＯＶとして説明する。
まずｔ。において、ワード線Ｗに相当する選択＃１１６
をローレベル（Ｏｖ）とし、選択用ＭＯ３Ｔ１４．１５
をオフにする。それと同時に供給電圧（Ｖ□）を５ｖか
ら２０Ｖにもち上げる。すると接続点Ｂはそれに伴ない
２０Ｖとなり、接続点Ａは０■のままである。そしてこ
れと同時（もしく番よ少し遅れて）に不揮発性メモリ素
子のゲートＧ、、Ｉ６２、を２５Ｖとする。こうすると
不揮発性メモリ素子２４には５ｖ、素子２３には２５Ｖ
の電圧がゲート・基板表面に加わる。この状態を適当時
間（例えば１０ｓｕ） ｔ、 まで続けると、不揮発
性メモリ素子２４の閾電圧値ｖＴＨ２４は負（−６Ｖ）
からほとんど変化せず、素子２３の閾電圧値Ｖｍ５は負
（−６ｖ）からＪＦ（＋４■）に変化する。ソシテｔに
電源を切ってもＲＡＭの情報は不揮発性メモリ素子２３
．２４の閾電圧値として記憶されている。
をローレベル（Ｏｖ）とし、選択用ＭＯ３Ｔ１４．１５
をオフにする。それと同時に供給電圧（Ｖ□）を５ｖか
ら２０Ｖにもち上げる。すると接続点Ｂはそれに伴ない
２０Ｖとなり、接続点Ａは０■のままである。そしてこ
れと同時（もしく番よ少し遅れて）に不揮発性メモリ素
子のゲートＧ、、Ｉ６２、を２５Ｖとする。こうすると
不揮発性メモリ素子２４には５ｖ、素子２３には２５Ｖ
の電圧がゲート・基板表面に加わる。この状態を適当時
間（例えば１０ｓｕ） ｔ、 まで続けると、不揮発
性メモリ素子２４の閾電圧値ｖＴＨ２４は負（−６Ｖ）
からほとんど変化せず、素子２３の閾電圧値Ｖｍ５は負
（−６ｖ）からＪＦ（＋４■）に変化する。ソシテｔに
電源を切ってもＲＡＭの情報は不揮発性メモリ素子２３
．２４の閾電圧値として記憶されている。
上記動作においては、選択用ＭＯ８Ｔ１４．１５によっ
て各メモリは分離されるので、この情報書込みは全セル
同時に行なうことができる。また上記動作はｔ。におい
て停電等電源オフを検出した時、コンデンサや電池など
の電源によ−〕て瞬時に行なわれ、その後電力の供給な
しに情報を記憶していることができる。
て各メモリは分離されるので、この情報書込みは全セル
同時に行なうことができる。また上記動作はｔ。におい
て停電等電源オフを検出した時、コンデンサや電池など
の電源によ−〕て瞬時に行なわれ、その後電力の供給な
しに情報を記憶していることができる。
次に不揮発性メモリ素子に記憶された情報をＦＦ回路に
復帰させる時の回路動作を第５図のタイミング図を用い
て説明する。
復帰させる時の回路動作を第５図のタイミング図を用い
て説明する。
まずｔｏ において供給電圧（Ｖ、Ｄ）をＯｖとする
。
。
それと同時（もしくは少し遅れて）にワード線Ｗに相当
するセル選択線１６をハイレベル（５ｖ）ににし、選択
用ＭＯ３Ｔ１４．１５をオンにする。
するセル選択線１６をハイレベル（５ｖ）ににし、選択
用ＭＯ３Ｔ１４．１５をオンにする。
又、データ線１０．１１もハイレベルとする。
すると、不揮発性メモリ素子２４の閾電圧値Ｖ７Ｈｘ４
は負（−６Ｖ）であるので、接続点Ｂは少し正の電位と
なる。これに対し素子２３の閾電圧値Ｖ ＴＨ２３は正
（＋ ４ Ｖ）なので、接続点ＡはＯＶのままである。
は負（−６Ｖ）であるので、接続点Ｂは少し正の電位と
なる。これに対し素子２３の閾電圧値Ｖ ＴＨ２３は正
（＋ ４ Ｖ）なので、接続点ＡはＯＶのままである。
これと同時（もしくは少し遅れて、ｔ／、）に供給電圧
（■。Ｉ、）を５ｖとすれば、接続点Ａはローレベル（
Ｏｖ）となる。
（■。Ｉ、）を５ｖとすれば、接続点Ａはローレベル（
Ｏｖ）となる。
このようにして不揮発性メモリの情報をＲＡＭに復帰し
た後、このセルを通常のスタティックＲＡＭとして用い
るために１． において不揮発性メモリ素子２３．２
４のゲートＧ、 ｌ Ｇ、４に一２５Ｖを印加し適当時
間（例えば１００棋ｓ ） ｔｚ までこの状態を保ち
、不揮発性メモリ素子の閾電圧値ｖＴＭＪｊ ＋”ＴＭ
ｉ４を負（−６Ｖ）とする。
た後、このセルを通常のスタティックＲＡＭとして用い
るために１． において不揮発性メモリ素子２３．２
４のゲートＧ、 ｌ Ｇ、４に一２５Ｖを印加し適当時
間（例えば１００棋ｓ ） ｔｚ までこの状態を保ち
、不揮発性メモリ素子の閾電圧値ｖＴＭＪｊ ＋”ＴＭ
ｉ４を負（−６Ｖ）とする。
今の過程は、最初に接続点Ｂがローレベル（Ｏｖ）接続
点Ａがハイレベル（５ｖ）でも同じである。
点Ａがハイレベル（５ｖ）でも同じである。
第６図はメモリセルのレイアウトを説明するための図で
ある。同図（ａ）は従来のスタティックＲＡＭの代表的
構成例を示す回路図、同図（ｂ）は同図（ａ）に示した
従来の回路のレイアウト図で、選択線Ｉ６はポリシリコ
ンで与えられ、斜線で示した部分がＭＯ８Ｔ１４．１５
に対応する。点線（例えばアルミニウムで構成）がデー
タ線１０，１．］に対応し、２５のコンタクトを通して
ＭＯ５Ｔ１．４．１５のソース２６に接続している。そ
の他の回路部分（ＦＦ回路等）は２７で一括して示しで
ある。同図（ｃ）は第３図に示した本発明のセルのレイ
アウト図で示したもので、同図（ｂ）に比較し、不揮発
性メモリ素子ゲート線（Ｇ、、、Ｇ、イ）に対応する配
線２８が加わっている。配線２８の斜線で示した部分が
不揮発性メモリ素子２３．２４に対応している。
ある。同図（ａ）は従来のスタティックＲＡＭの代表的
構成例を示す回路図、同図（ｂ）は同図（ａ）に示した
従来の回路のレイアウト図で、選択線Ｉ６はポリシリコ
ンで与えられ、斜線で示した部分がＭＯ８Ｔ１４．１５
に対応する。点線（例えばアルミニウムで構成）がデー
タ線１０，１．］に対応し、２５のコンタクトを通して
ＭＯ５Ｔ１．４．１５のソース２６に接続している。そ
の他の回路部分（ＦＦ回路等）は２７で一括して示しで
ある。同図（ｃ）は第３図に示した本発明のセルのレイ
アウト図で示したもので、同図（ｂ）に比較し、不揮発
性メモリ素子ゲート線（Ｇ、、、Ｇ、イ）に対応する配
線２８が加わっている。配線２８の斜線で示した部分が
不揮発性メモリ素子２３．２４に対応している。
このように本発明による不揮発性メモリセルは２通常の
スタティックＲＡＭのかなりの面積をしめる回路部分２
７を変えずに実現でき、しかもこの回路を適当なプロセ
ス、例えば２ＭポリシリコンゲートＮチャネルＭＮＯＳ
プロセスを用いれば、通常のスタティックＲＡＭ並の集
積度、速度を実現できる。
スタティックＲＡＭのかなりの面積をしめる回路部分２
７を変えずに実現でき、しかもこの回路を適当なプロセ
ス、例えば２ＭポリシリコンゲートＮチャネルＭＮＯＳ
プロセスを用いれば、通常のスタティックＲＡＭ並の集
積度、速度を実現できる。
なお、本発明の詳細な説明においても、理解・を容易に
するために各トランジスタの導電型や印加電圧、不揮発
性メモリ素子を除い′たスタティックＲＡＭの構造等を
具体的に規定して述べたけれども、それらに限定される
ものではなく、本発明の主旨を逸脱しない範囲において
変更可能なことは言うまでもないことである。
するために各トランジスタの導電型や印加電圧、不揮発
性メモリ素子を除い′たスタティックＲＡＭの構造等を
具体的に規定して述べたけれども、それらに限定される
ものではなく、本発明の主旨を逸脱しない範囲において
変更可能なことは言うまでもないことである。
第１図及び第２図は従来の不揮発性メモリセルの構成を
示す回路図、第３図は本発明の実施例の構成を示す回路
図、第４図及び第５図は本発明の不揮発性メモリセルの
動作を説明するためのタイミング図、第６図はメモリセ
ルのレイアウトを説明するための図で、同図（ａ）は従
来のスタティックＲＡＭの代表的構成例を示す回路図、
同図（ｂ）は同図（ａ）に示した回路のレイアウト図、
同図（ｃ）は第３図に示した本発明のセルのレイアウト
図である。 １．２・・・・駆動用電界効果トランジスタ、３，４゜
１２．１．３・・・・負荷用電界効果トランジスタ、１
．４．１５・・・・選択用電界効果トランジスタ、５．
６．１７．１８゜第 １ 図 第 Ｚ 図 第 ３ 図
示す回路図、第３図は本発明の実施例の構成を示す回路
図、第４図及び第５図は本発明の不揮発性メモリセルの
動作を説明するためのタイミング図、第６図はメモリセ
ルのレイアウトを説明するための図で、同図（ａ）は従
来のスタティックＲＡＭの代表的構成例を示す回路図、
同図（ｂ）は同図（ａ）に示した回路のレイアウト図、
同図（ｃ）は第３図に示した本発明のセルのレイアウト
図である。 １．２・・・・駆動用電界効果トランジスタ、３，４゜
１２．１．３・・・・負荷用電界効果トランジスタ、１
．４．１５・・・・選択用電界効果トランジスタ、５．
６．１７．１８゜第 １ 図 第 Ｚ 図 第 ３ 図
Claims (1)
- １、揮発性双安定記憶装置の一対の双安定入出力端子の
それぞれに、消去した時デプレション型となる不揮発性
メモリ素子の一端を接続し、上記不揮発性メモリ素子の
他端を選択用電界効果トランジスタを介してデータ線に
接続して構成したことを特徴とする不揮発性メモリセル
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174211A JPS5977698A (ja) | 1983-09-22 | 1983-09-22 | 不揮発性メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174211A JPS5977698A (ja) | 1983-09-22 | 1983-09-22 | 不揮発性メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5977698A true JPS5977698A (ja) | 1984-05-04 |
Family
ID=15974663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174211A Pending JPS5977698A (ja) | 1983-09-22 | 1983-09-22 | 不揮発性メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977698A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140724A (ja) * | 1974-10-03 | 1976-04-05 | Nippon Electric Co |
-
1983
- 1983-09-22 JP JP58174211A patent/JPS5977698A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140724A (ja) * | 1974-10-03 | 1976-04-05 | Nippon Electric Co |
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