JPS5977700A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JPS5977700A JPS5977700A JP57186933A JP18693382A JPS5977700A JP S5977700 A JPS5977700 A JP S5977700A JP 57186933 A JP57186933 A JP 57186933A JP 18693382 A JP18693382 A JP 18693382A JP S5977700 A JPS5977700 A JP S5977700A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- cell array
- memory cell
- volatile semiconductor
- memory device
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は不揮発性半導体メモリ装置に係昏」。
特にメモリセルアレイの共通ソースＯＪ電位設定回路の
改良に関する。
改良に関する。
Ｓ ＡＭ（Ｊ ８等の不揮発性メモリでは一般に、メモ
リセルアレイの共通ソースにソース電位設定回路を設け
、薔込み時に共通ソース電位を約１ν程度に設定して、
非選択セルでの漏れ電流を防止して骨込み速度を早くし
ている。
リセルアレイの共通ソースにソース電位設定回路を設け
、薔込み時に共通ソース電位を約１ν程度に設定して、
非選択セルでの漏れ電流を防止して骨込み速度を早くし
ている。
第１図は、Ｎチャネルｌ／Ｄ型Ｍ（Ｊ８回路ζ：よるメ
モリーセルアレイの共通ソース碩位設定回路ＯＪ従来例
であるーメモリセルアレイ１ｏは例えばＮチャネルＭ
Ａ Ｍ （Ｊ ８であり、ソース電位設定回路はＥ型Ｎ
チャネルＭ（Ｊ８）ランジスタ１１、’１２．１３．１
４．１６．１８およびＬ）型Ｎチャネル間０８トランジ
スタ１５．１７により構成している◎ 読出しモードではクロックφがはレベル、備つてトラン
ジスタ１２がオフ、トランジスタ１４がオンであり、メ
モリセルアレイ１０（ｂ共通ソースノードへ１はほぼ接
地電位に保たれる＠書き込みモードでは、クロックφヲ
高レベルにしてトランジスタ１２をオン、トランジスタ
ｊ４ｊｌオツにする【この時共通ソースノードへ。
モリーセルアレイの共通ソース碩位設定回路ＯＪ従来例
であるーメモリセルアレイ１ｏは例えばＮチャネルＭ
Ａ Ｍ （Ｊ ８であり、ソース電位設定回路はＥ型Ｎ
チャネルＭ（Ｊ８）ランジスタ１１、’１２．１３．１
４．１６．１８およびＬ）型Ｎチャネル間０８トランジ
スタ１５．１７により構成している◎ 読出しモードではクロックφがはレベル、備つてトラン
ジスタ１２がオフ、トランジスタ１４がオンであり、メ
モリセルアレイ１０（ｂ共通ソースノードへ１はほぼ接
地電位に保たれる＠書き込みモードでは、クロックφヲ
高レベルにしてトランジスタ１２をオン、トランジスタ
ｊ４ｊｌオツにする【この時共通ソースノードへ。
が、トランジスタ１５ ｙ２ 負荷、 ）ランジメタ
１３１：！：ドライバとするインバータ回路のしきい値
−比以上Ｃ：なろうとすると、ノードへ■は低レベル、
ノードへ、は高レベルｔ： ｒｌす、トランジスタ１８
はノードＮ、 を低レベルＣ二戻そうとする◎逆≦ニノ
ードへ、が上６己インバータのしきい値電圧以下になろ
うとすると向じ１原理でノードＮ、 を茜レベルに戻そ
うとする□上６インバータ回路のしきい値電圧は、トラ
ンジスタ１３のしきい値電圧にほぼ等しいので、トラン
ジスタ１３のしきい値＆ｌＶ程友にし℃おけは共通ソー
スノードへ、には、はぼＩＶＩ／Ｊ菫圧が発圧すること
になる０ しかし、この従来回路例では、トランジスタ１３のしき
い値電圧がばらつくとノードＮ、の電位がそのまま変動
し、書き込み特性がばらついてくるという欠点を有し℃
いたａ 〔発明の目的〕 本発明は上記実状を龜みてなされたもので。
１３１：！：ドライバとするインバータ回路のしきい値
−比以上Ｃ：なろうとすると、ノードへ■は低レベル、
ノードへ、は高レベルｔ： ｒｌす、トランジスタ１８
はノードＮ、 を低レベルＣ二戻そうとする◎逆≦ニノ
ードへ、が上６己インバータのしきい値電圧以下になろ
うとすると向じ１原理でノードＮ、 を茜レベルに戻そ
うとする□上６インバータ回路のしきい値電圧は、トラ
ンジスタ１３のしきい値電圧にほぼ等しいので、トラン
ジスタ１３のしきい値＆ｌＶ程友にし℃おけは共通ソー
スノードへ、には、はぼＩＶＩ／Ｊ菫圧が発圧すること
になる０ しかし、この従来回路例では、トランジスタ１３のしき
い値電圧がばらつくとノードＮ、の電位がそのまま変動
し、書き込み特性がばらついてくるという欠点を有し℃
いたａ 〔発明の目的〕 本発明は上記実状を龜みてなされたもので。
その目的は、メモリセルアレイの共１世ソース６二対し
てプロセス変動の影響を受けない安定したソース電位を
供給する。簡単な構成のソース゛嵯位設定回路を設けた
不揮発性半導体メモリ装置を提供することにある０ 〔発明の概要〕 本発明におい℃は、ＰＮ接合ダイオードのビルトイン電
位を利用して書込みモード時のメモリセルアレイの共通
ソース電位を発午させる。読出しモードＣ二おいては、
Ｐへ接合ダイオードに並列接続したスイッチングＭＯ８
）ランジスタｔオンｆ二することで、共通ソースミ電位
をほぼ接地４位に保つ。
てプロセス変動の影響を受けない安定したソース電位を
供給する。簡単な構成のソース゛嵯位設定回路を設けた
不揮発性半導体メモリ装置を提供することにある０ 〔発明の概要〕 本発明におい℃は、ＰＮ接合ダイオードのビルトイン電
位を利用して書込みモード時のメモリセルアレイの共通
ソース電位を発午させる。読出しモードＣ二おいては、
Ｐへ接合ダイオードに並列接続したスイッチングＭＯ８
）ランジスタｔオンｆ二することで、共通ソースミ電位
をほぼ接地４位に保つ。
ＰＮ接合ダイオ−Ｆ ＣＩ）ビルトイン電位はＭｔＪ８
トランジスタのしきい値電圧に比べると製造プロセス上
のばらつきが少なく安定である口従って本発明Ｃ：よれ
ば、メモリセルアレイの書込み時の共通ソース電位を安
定に設定して、書込み特性の均一化を図ることができる
・し刀＼もソース電位設定回路の構成は極めて簡単にｒ
ｌる□〔発明の実施例〕 以下ＩＱｔＴｈｖ参照して本発明の詳細な説明する。第
２図は一実施例の回路構成である０メモリセルアレイ１
０は第１図の場合と同様１例えばＮチャネル８ＡＭｔＪ
８ ｉ用いたものである。このメモリセルアレイ１０の
共通ソースノードＮ。
トランジスタのしきい値電圧に比べると製造プロセス上
のばらつきが少なく安定である口従って本発明Ｃ：よれ
ば、メモリセルアレイの書込み時の共通ソース電位を安
定に設定して、書込み特性の均一化を図ることができる
・し刀＼もソース電位設定回路の構成は極めて簡単にｒ
ｌる□〔発明の実施例〕 以下ＩＱｔＴｈｖ参照して本発明の詳細な説明する。第
２図は一実施例の回路構成である０メモリセルアレイ１
０は第１図の場合と同様１例えばＮチャネル８ＡＭｔＪ
８ ｉ用いたものである。このメモリセルアレイ１０の
共通ソースノードＮ。
に設けられたソース電位設定回路は、ノードへ１と接地
端間（二接続されたＰＮ接合ダイオード２１と、これに
並列接続されたＮチャネルＥ型のスイッチング１ｌｖｔ
Ｊ８ ）ランジスタ２２とから構成されている。
端間（二接続されたＰＮ接合ダイオード２１と、これに
並列接続されたＮチャネルＥ型のスイッチング１ｌｖｔ
Ｊ８ ）ランジスタ２２とから構成されている。
こ（ＩＪ ｉ’ Ｎ接合ダイオード２１は、メモリセル
アレイ１０の周辺回路４ ＣＭＬｌａ 回路で構成する
場合第３図のようになるｐ即ちＰ型ａｔ基板３１ ＣＮ
型ウェル３２を形成した後、フィールド酸化膜３３ｔ′
形成して累子饋域をつくる口その後Ｐ型層３４をイオン
注入Ｃ：より形成し、レジスト？マスクにし℃選択的イ
オン注入にヨｌｌＮ＋型層３５．を形成し、それぞれコ
ンタク）＆とることによ）Ｉ、Ｐへ接合ダイオードが形
成されるＯ こＯＪ実施例のメモリが続出しモードのときは。
アレイ１０の周辺回路４ ＣＭＬｌａ 回路で構成する
場合第３図のようになるｐ即ちＰ型ａｔ基板３１ ＣＮ
型ウェル３２を形成した後、フィールド酸化膜３３ｔ′
形成して累子饋域をつくる口その後Ｐ型層３４をイオン
注入Ｃ：より形成し、レジスト？マスクにし℃選択的イ
オン注入にヨｌｌＮ＋型層３５．を形成し、それぞれコ
ンタク）＆とることによ）Ｉ、Ｐへ接合ダイオードが形
成されるＯ こＯＪ実施例のメモリが続出しモードのときは。
クロック逼が高レベルでＭυ８トランジスタ２２はオン
状態とな昏」、ノードＮ１はほぼ接地レベルになる。書
き込みモードのときはクロック１が低レベルでＭＬ＋８
）ランジスタ２２はオフ状態となりノードＮ、はＰへ接
合ダイオード。
状態とな昏」、ノードＮ１はほぼ接地レベルになる。書
き込みモードのときはクロック１が低レベルでＭＬ＋８
）ランジスタ２２はオフ状態となりノードＮ、はＰへ接
合ダイオード。
２１のビル）イン電位（約０．５５ Ｖ ） Ｃ：ｆ（
ルｅ以上のようｆ二この実施例によれは、メモリセルア
レイの共通ソース電位は告込み時ｔ：Ｐ Ｎダイオード
の特性Ｃ；よｉＪ制御性よく一定゛爾電位Ｃ二なり、非
遜択セルの漏れ電泄が防止されて優れた書込み特性が得
られるＯしかもソース電位設定回路は従来よ各」はるか
に構成が間車であるＯなお、上記実施例では、１個のＰ
Ｎ接合ダイオードを用いたが、第４因に示すように２個
のＰＮ接合ダイオードを直列に接続して用いてもよく、
これにより共通ソース電位ケ約０．６５ Ｘ２ Ｖ ＝
１．３ Ｖ １ｍ設定することができる０また上記実
施例では１周辺回路がヘラエル型ＣＭ（Ｊｆｌｉ構造の
場合を説明したが１本発明はＰウェル型ＣＭ０８ ｇ
造、ツイン−ウェル型Ｃ１ｖＩＵＳ≠造、あるいは、エ
ピタキシャルＣＭ（Ｊ８構造な筒辺回路Ｃ二用いた場合
、またメモリセルとして中気的Ｃ二書き換え可能なもの
を用いた場合！：も同様に通用することができる。
ルｅ以上のようｆ二この実施例によれは、メモリセルア
レイの共通ソース電位は告込み時ｔ：Ｐ Ｎダイオード
の特性Ｃ；よｉＪ制御性よく一定゛爾電位Ｃ二なり、非
遜択セルの漏れ電泄が防止されて優れた書込み特性が得
られるＯしかもソース電位設定回路は従来よ各」はるか
に構成が間車であるＯなお、上記実施例では、１個のＰ
Ｎ接合ダイオードを用いたが、第４因に示すように２個
のＰＮ接合ダイオードを直列に接続して用いてもよく、
これにより共通ソース電位ケ約０．６５ Ｘ２ Ｖ ＝
１．３ Ｖ １ｍ設定することができる０また上記実
施例では１周辺回路がヘラエル型ＣＭ（Ｊｆｌｉ構造の
場合を説明したが１本発明はＰウェル型ＣＭ０８ ｇ
造、ツイン−ウェル型Ｃ１ｖＩＵＳ≠造、あるいは、エ
ピタキシャルＣＭ（Ｊ８構造な筒辺回路Ｃ二用いた場合
、またメモリセルとして中気的Ｃ二書き換え可能なもの
を用いた場合！：も同様に通用することができる。
第１図は従来回路の説明図、＠２図は本発明の一実施例
ＯＪ回路に示す図、第３図は同失施例のＰＮ接合ダイオ
ードの構造を示す図、第４図は本発明の他の実施例の、
ＰＮダイオード部り溶成を示す図である。 １０・・・メモリセルアレイ、Ｎｌ・・・共通ソースノ
ード、２１・・・ＰＮ接合ダイオード、２２・・・スイ
ッチングＭ （Ｊ ８ ）ランジスタ、３１・・・Ｐ復
旧基板、３２・・・Ｎ型ウェル、３３・・・フィールド
酸化膜、３４・・・Ｐ型層、３５・・・Ｎ 型層ｐ出願
人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
ＯＪ回路に示す図、第３図は同失施例のＰＮ接合ダイオ
ードの構造を示す図、第４図は本発明の他の実施例の、
ＰＮダイオード部り溶成を示す図である。 １０・・・メモリセルアレイ、Ｎｌ・・・共通ソースノ
ード、２１・・・ＰＮ接合ダイオード、２２・・・スイ
ッチングＭ （Ｊ ８ ）ランジスタ、３１・・・Ｐ復
旧基板、３２・・・Ｎ型ウェル、３３・・・フィールド
酸化膜、３４・・・Ｐ型層、３５・・・Ｎ 型層ｐ出願
人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
Claims (2)
- （１） 不揮発性半導体メモリ素子を配列形成したメ
モリセルアレイの周辺に、このメモリセルアレイの共通
ソースヲ書込み時と続出し時とで異なる電位に設定する
ソース電位設定回路を設けた不揮発性半導体メモリ装置
において、前記ソース電位設定回路は、前記共通ソース
と接地端間Ｃ二接続されたＰへ接合ダイオードと、この
ダイオードに並列接続されてメモリの動作モードに応じ
てオンオフ制御されるスイッチングＭ（Ｊ８）ランジヌ
タと力１ら構成したことを特徴とする不揮発性半導体メ
モリ装置◎ - （２） 前記メモリセルアレイの周辺回路はＣＭ（Ｊ８
回路であわ、ｌｒ？Ｊ記ＰＮ接合ダイオードは第１ｓ電
型基板に形成された第２尋ｍ型ウェル内に形成されたも
のである特許請求の範囲ｈｘ項ｉｉｅ載の不揮発性半導
体メモリ装置り
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57186933A JPS5977700A (ja) | 1982-10-25 | 1982-10-25 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57186933A JPS5977700A (ja) | 1982-10-25 | 1982-10-25 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5977700A true JPS5977700A (ja) | 1984-05-04 |
Family
ID=16197252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57186933A Pending JPS5977700A (ja) | 1982-10-25 | 1982-10-25 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977700A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137299A (ja) * | 1984-12-07 | 1986-06-24 | Hitachi Ltd | イレ−ザル・プログラマブルｒｏｍ |
| JPS63160097A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | 半導体不揮発性メモリ |
| US5175705A (en) * | 1989-06-27 | 1992-12-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device having circuit for prevention of overcharge of column line |
| US5218571A (en) * | 1990-05-07 | 1993-06-08 | Cypress Semiconductor Corporation | EPROM source bias circuit with compensation for processing characteristics |
| WO2006001058A1 (ja) * | 2004-06-25 | 2006-01-05 | Spansion Llc | 半導体装置及びソース電圧制御方法 |
| CN101903955A (zh) * | 2007-12-20 | 2010-12-01 | 桑迪士克公司 | 抗单元源极ir降的源电势调整 |
-
1982
- 1982-10-25 JP JP57186933A patent/JPS5977700A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137299A (ja) * | 1984-12-07 | 1986-06-24 | Hitachi Ltd | イレ−ザル・プログラマブルｒｏｍ |
| JPS63160097A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | 半導体不揮発性メモリ |
| US5175705A (en) * | 1989-06-27 | 1992-12-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device having circuit for prevention of overcharge of column line |
| US5218571A (en) * | 1990-05-07 | 1993-06-08 | Cypress Semiconductor Corporation | EPROM source bias circuit with compensation for processing characteristics |
| WO2006001058A1 (ja) * | 2004-06-25 | 2006-01-05 | Spansion Llc | 半導体装置及びソース電圧制御方法 |
| US7206232B2 (en) | 2004-06-25 | 2007-04-17 | Spansion Llc | Semiconductor device and source voltage control method |
| JP4680195B2 (ja) * | 2004-06-25 | 2011-05-11 | スパンション エルエルシー | 半導体装置及びソース電圧制御方法 |
| CN101903955A (zh) * | 2007-12-20 | 2010-12-01 | 桑迪士克公司 | 抗单元源极ir降的源电势调整 |
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