JPH0448775A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0448775A JPH0448775A JP2157860A JP15786090A JPH0448775A JP H0448775 A JPH0448775 A JP H0448775A JP 2157860 A JP2157860 A JP 2157860A JP 15786090 A JP15786090 A JP 15786090A JP H0448775 A JPH0448775 A JP H0448775A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- semiconductor device
- memory
- memory transistor
- transfer transistor
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置におけるトランジスタの構成に関
するものである。
するものである。
第３図はスタティックＲＡＭのメモリセルを示す回路図
、第４図はＮチャネルトランジスタの断面図、第５図は
スタティックＲＡＭのメモリセルの部分層の正面図であ
る。
、第４図はＮチャネルトランジスタの断面図、第５図は
スタティックＲＡＭのメモリセルの部分層の正面図であ
る。
第４図のＮチャネルトランジスタは、一般に用いられて
いる製造方法にて、Ｐ型半導体基板１上に、素子量分Ｍ
酸化膜２、ゲート酸化膜３、ゲート電極４、Ｎ型拡散層
５が形成されている。すなわち、Ｐ型半導体基板１上の
非活性領域を選択的に厚く酸化して素子間分離酸化膜２
を形成する。
いる製造方法にて、Ｐ型半導体基板１上に、素子量分Ｍ
酸化膜２、ゲート酸化膜３、ゲート電極４、Ｎ型拡散層
５が形成されている。すなわち、Ｐ型半導体基板１上の
非活性領域を選択的に厚く酸化して素子間分離酸化膜２
を形成する。
次に、Ｎチャネルトランジスタのしきい値電圧をコント
ロールするために不純物６を浅く注入する。
ロールするために不純物６を浅く注入する。
さらに、素子間分離酸化膜２を除く半導体基板１の表面
に薄いゲート酸化Ｍ３を形成し、ポリシリコンをＣＶＤ
法によりデポする。そして、写真製版、エツチングによ
りゲート電極４を形成する。
に薄いゲート酸化Ｍ３を形成し、ポリシリコンをＣＶＤ
法によりデポする。そして、写真製版、エツチングによ
りゲート電極４を形成する。
次に、素子間分離酸化膜２およびゲート電極４をマスク
にＮ型不純物をイオン注入し、熱処理によりＮ型拡散層
５を形成する。
にＮ型不純物をイオン注入し、熱処理によりＮ型拡散層
５を形成する。
第３図は一般的な高抵抗負荷型のメモリセルの回路図で
あり、同図において、７はトランスファトランジスタ、
８はメモリトランジスタ、９は高抵抗、ｌＯはワードラ
イン、１１はビットライン、１２は電圧値ＶＣＣの電源
ライン、１３はグランドラインである。
あり、同図において、７はトランスファトランジスタ、
８はメモリトランジスタ、９は高抵抗、ｌＯはワードラ
イン、１１はビットライン、１２は電圧値ＶＣＣの電源
ライン、１３はグランドラインである。
第５図は、素子間分離酸化膜２およびゲート電極４のパ
ターン図である。ここでは、しきい値電圧は、各トラン
ジスタ７．８のゲート幅を同一として、トランジスタ７
と８は同一に設定されている。
ターン図である。ここでは、しきい値電圧は、各トラン
ジスタ７．８のゲート幅を同一として、トランジスタ７
と８は同一に設定されている。
従来のスタティックＲＡＭは以上のように構成されてい
るので、高抵抗の微小電流がトランスファトランジスタ
側へリークし、ソフトエラーに弱いなどの問題があった
。
るので、高抵抗の微小電流がトランスファトランジスタ
側へリークし、ソフトエラーに弱いなどの問題があった
。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ソフトエラー率の低い半導体装
置を得ることにある。
の目的とするところは、ソフトエラー率の低い半導体装
置を得ることにある。
このような目的を達成するために本発明は、トランスフ
ァトランジスタのゲート幅をメモリトランジスタのゲー
ト幅より狭くし、トランスファトランジスタのしきい値
電圧をメモリトランジスタのしきい値電圧よりも高くす
るようにしたものである。
ァトランジスタのゲート幅をメモリトランジスタのゲー
ト幅より狭くし、トランスファトランジスタのしきい値
電圧をメモリトランジスタのしきい値電圧よりも高くす
るようにしたものである。
本発明による半導体装置においては、外部からのα線に
よるメモリトランジスタの記憶ノードのリークに対して
マージンが増え、ソフトエラー率が低下する。
よるメモリトランジスタの記憶ノードのリークに対して
マージンが増え、ソフトエラー率が低下する。
本発明による半導体装置の一実施例としてのスタティッ
クＲＡＭを第１図に示す。第１図は部分層の正面図で、
素子間分離酸化Ｍ２とゲート電極４のパターン図であり
、第２図はトランジスタの狭チャネル効果の一例を示し
ている。第１図において、５はＮ型拡散層、７はトラン
スファトランジスタ、８はメモリトランジスタである。
クＲＡＭを第１図に示す。第１図は部分層の正面図で、
素子間分離酸化Ｍ２とゲート電極４のパターン図であり
、第２図はトランジスタの狭チャネル効果の一例を示し
ている。第１図において、５はＮ型拡散層、７はトラン
スファトランジスタ、８はメモリトランジスタである。
第１図におけるトランスファトランジスタ７のしきい値
電圧をメモリトランジスタ８のしきい値電圧に比べて０
．ＩＶ高くするためにメモリトランジスタ８のゲート幅
２．０μｍに対しトランスファトランジスタ７のゲート
幅を１．０μｍに設計する（第２図参照）。製造方法は
、従来例に示したと同様の方法である。
電圧をメモリトランジスタ８のしきい値電圧に比べて０
．ＩＶ高くするためにメモリトランジスタ８のゲート幅
２．０μｍに対しトランスファトランジスタ７のゲート
幅を１．０μｍに設計する（第２図参照）。製造方法は
、従来例に示したと同様の方法である。
このように、メモリトランジスタ８のゲート幅２．０μ
ｍに対しトランスファトランジスタ７のゲート幅を１．
０μｍにしたことにより、トランスファトランジスタ７
のしきい値電圧をメモリトランジスタ８に比べて高くす
ることができる。これにより、高抵抗の微小電流がトラ
ンスファトランジスタ７側にリークすることなくメモリ
トランジスタ８に供給されるので、外部からのα線によ
るメモリトランジスタ８の記憶ノードのリークに対して
もマージンが増え、ソフトエラー率が低下する。
ｍに対しトランスファトランジスタ７のゲート幅を１．
０μｍにしたことにより、トランスファトランジスタ７
のしきい値電圧をメモリトランジスタ８に比べて高くす
ることができる。これにより、高抵抗の微小電流がトラ
ンスファトランジスタ７側にリークすることなくメモリ
トランジスタ８に供給されるので、外部からのα線によ
るメモリトランジスタ８の記憶ノードのリークに対して
もマージンが増え、ソフトエラー率が低下する。
以上説明したように本発明は、トランスファトランジス
タのゲート幅をメモリトランジスタのゲート幅より狭く
し、トランスファトランジスタのしきいｆｌｔ＆圧をメ
モリトランジスタのしきい（＋！！電圧よりも高くした
ことにより、外部からのα線によるメモリトランジスタ
の記憶ノードのリークに対してもマージンが増え、ソフ
トエラー率が低下する効果がある。また、上記しきい値
電圧は、不純物の注入１回のみで設定できるので、マス
ク枚数を増やすことなくソフトエラー率を低下できる効
果がある。
タのゲート幅をメモリトランジスタのゲート幅より狭く
し、トランスファトランジスタのしきいｆｌｔ＆圧をメ
モリトランジスタのしきい（＋！！電圧よりも高くした
ことにより、外部からのα線によるメモリトランジスタ
の記憶ノードのリークに対してもマージンが増え、ソフ
トエラー率が低下する効果がある。また、上記しきい値
電圧は、不純物の注入１回のみで設定できるので、マス
ク枚数を増やすことなくソフトエラー率を低下できる効
果がある。
第１図は本発明による半導体装置の一実施例を示す正面
図、第２図はトランジスタの狭チャネル効果の一例を示
すグラフ、第３図はスタティックＲＡＭのメモリセルを
示す回路図、第４図はＮチャネルトランジスタの断面図
、第５図は従来の半導体装置としてのスタティックＲＡ
Ｍのメモリセルの部分層の正面図である。 ２・・・素子間分離酸化膜、４・・・ゲート電極、５・
・・Ｎ型拡散層、７・・・トランスファトランジスタ、
８・・・メモリトランジスタ。
図、第２図はトランジスタの狭チャネル効果の一例を示
すグラフ、第３図はスタティックＲＡＭのメモリセルを
示す回路図、第４図はＮチャネルトランジスタの断面図
、第５図は従来の半導体装置としてのスタティックＲＡ
Ｍのメモリセルの部分層の正面図である。 ２・・・素子間分離酸化膜、４・・・ゲート電極、５・
・・Ｎ型拡散層、７・・・トランスファトランジスタ、
８・・・メモリトランジスタ。
Claims (1)
- トランスファトランジスタとメモリトランジスタとを有
する半導体装置において、トランスファトランジスタの
ゲート幅をメモリトランジスタのゲート幅より狭くし、
トランスファトランジスタのしきい値電圧をメモリトラ
ンジスタのしきい値電圧よりも高くしたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157860A JPH0448775A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157860A JPH0448775A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448775A true JPH0448775A (ja) | 1992-02-18 |
Family
ID=15658970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157860A Pending JPH0448775A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473185A (en) * | 1994-02-28 | 1995-12-05 | Motorola, Inc. | Static-random-access memory cell with channel stops having differing doping concentrations |
| CN113206119A (zh) * | 2021-04-29 | 2021-08-03 | 武汉新芯集成电路制造有限公司 | 有源像素电路、图像传感器和电子设备 |
-
1990
- 1990-06-15 JP JP2157860A patent/JPH0448775A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473185A (en) * | 1994-02-28 | 1995-12-05 | Motorola, Inc. | Static-random-access memory cell with channel stops having differing doping concentrations |
| CN113206119A (zh) * | 2021-04-29 | 2021-08-03 | 武汉新芯集成电路制造有限公司 | 有源像素电路、图像传感器和电子设备 |
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