JPS5978557A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPS5978557A JPS5978557A JP57188620A JP18862082A JPS5978557A JP S5978557 A JPS5978557 A JP S5978557A JP 57188620 A JP57188620 A JP 57188620A JP 18862082 A JP18862082 A JP 18862082A JP S5978557 A JPS5978557 A JP S5978557A
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- transistor
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- electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/03—Manufacture or treatment wherein the substrate comprises sapphire, e.g. silicon-on-sapphire [SOS]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は絶縁基板上の島状の半導体層に形成された相補
型ＭＯ８半導体装置（０ＭＯ８）の製造方法に関する。
型ＭＯ８半導体装置（０ＭＯ８）の製造方法に関する。
絶縁基板上の半導体層に設けた０ＭＯ８は、島状の半導
体層にｐチャンネル、ｎチャンネルのＭＯＳ ）ランジ
ヌタをそれらのドレイン領域が互に接触して三者の境界
を高濃度接合させた構造になっている。かかる構造の０
ＭＯ８は従来、次のような方法によシ製造されている。
体層にｐチャンネル、ｎチャンネルのＭＯＳ ）ランジ
ヌタをそれらのドレイン領域が互に接触して三者の境界
を高濃度接合させた構造になっている。かかる構造の０
ＭＯ８は従来、次のような方法によシ製造されている。
まず、サファイア等の絶縁基板１上に空気絶縁された島
状の半導体層２全形成した後、ｎチャンネル、ｐチャン
ネルのＭＯＳ ）ランジヌタ形成予定部に夫々ダート酸
化膜３１ ｒ３ｚｋ介して例えば多結晶シリコンからダ
ート電極４１ 。
状の半導体層２全形成した後、ｎチャンネル、ｐチャン
ネルのＭＯＳ ）ランジヌタ形成予定部に夫々ダート酸
化膜３１ ｒ３ｚｋ介して例えば多結晶シリコンからダ
ート電極４１ 。
４２を形成する。つづいて、ｎチャンネル側に例えば拡
散係数の小さい砒素を選択的にイオン注入し、更にｐチ
ャンネル側に例えばボロンを選択的にイオン注入した後
、活性化処理を施してｎ＋型のソース、ドレイン領域５
１．６１ 及び畝型のソース、ドレイン領域５２ 、
６２ ’ｅ夫々形成して０ＭＯ８’ｅ製造する（第１図
図示）。
散係数の小さい砒素を選択的にイオン注入し、更にｐチ
ャンネル側に例えばボロンを選択的にイオン注入した後
、活性化処理を施してｎ＋型のソース、ドレイン領域５
１．６１ 及び畝型のソース、ドレイン領域５２ 、
６２ ’ｅ夫々形成して０ＭＯ８’ｅ製造する（第１図
図示）。
上述した０ＭＯ８においてはｎチャンネル及びｐチャン
ネルのＭＯＳ ）ランシフタのドレイン領域６１．６□
が互に接触して、三者の境界金高濃−度接合されている
ため、素子面積を大幅に縮小できる。しかしながら、ｎ
チャンネルＭＯ８）ランシフタのソース領域５１、ドレ
イン領域６１を砒素のイオン注入（或いは熱拡散）によ
シ形成すると、砒素が島状の半導体層２と絶縁基板１の
界面にまで到達しないことがある。かかる構造の０ＭＯ
８において、インバータの入力（Ｖ、ｎ）のレベル全″
Ｌ＃にし、ｐチャンネルＭＯ８）ランシフタはＯＮ状態
にして出力（ｖｏｕｔ）のレベルを“Ｈ″にすると、第
１図の点線に示すように順バイアス状態となシ、ｐチャ
ンネルＭＯ８） ７７ジスタのドレイン領域６２からの
電流がｎチャンネルＭＯ８）ランシフタのソース領域５
１にパスしてリーク電流が生じるという問題があった。
ネルのＭＯＳ ）ランシフタのドレイン領域６１．６□
が互に接触して、三者の境界金高濃−度接合されている
ため、素子面積を大幅に縮小できる。しかしながら、ｎ
チャンネルＭＯ８）ランシフタのソース領域５１、ドレ
イン領域６１を砒素のイオン注入（或いは熱拡散）によ
シ形成すると、砒素が島状の半導体層２と絶縁基板１の
界面にまで到達しないことがある。かかる構造の０ＭＯ
８において、インバータの入力（Ｖ、ｎ）のレベル全″
Ｌ＃にし、ｐチャンネルＭＯ８）ランシフタはＯＮ状態
にして出力（ｖｏｕｔ）のレベルを“Ｈ″にすると、第
１図の点線に示すように順バイアス状態となシ、ｐチャ
ンネルＭＯ８） ７７ジスタのドレイン領域６２からの
電流がｎチャンネルＭＯ８）ランシフタのソース領域５
１にパスしてリーク電流が生じるという問題があった。
上述した欠点を改善するため、第２図に示す如く、ｎチ
ャンネル、ｐチャンネルのＭＯＳ ）ランシフタを構成
するソース、ドレイン領域５１′。
ャンネル、ｐチャンネルのＭＯＳ ）ランシフタを構成
するソース、ドレイン領域５１′。
５２’＋ ｌ！ｉ１’、 ６２’を夫々半導体層２と絶
縁基板１の界面まで達するように形成して、前述したリ
ーク電流を防止することが行なわれている。
縁基板１の界面まで達するように形成して、前述したリ
ーク電流を防止することが行なわれている。
しかしながら、このような構造にすると、各トランジス
タのチャンネル長（Ｌｅｆｆ）が非常に小さくなり、い
わゆるショートチャンネル効果が現れるという不都合さ
を生じる。
タのチャンネル長（Ｌｅｆｆ）が非常に小さくなり、い
わゆるショートチャンネル効果が現れるという不都合さ
を生じる。
また、島状の半導体層の膜厚を減少させて、チャンネル
長の短縮化を生じることなく、各トランジスタのソース
、ドレイン領域を半導体層と絶縁基板の界面まで到達す
るような構造にすることも考えられる。しかしながら、
絶縁基板上の半導体層の膜厚が薄くなると、結晶性が悪
化し、素子寸法の縮小に伴なって該結晶性の悪化が素子
特性に顕著に悪影響を及ばず。
長の短縮化を生じることなく、各トランジスタのソース
、ドレイン領域を半導体層と絶縁基板の界面まで到達す
るような構造にすることも考えられる。しかしながら、
絶縁基板上の半導体層の膜厚が薄くなると、結晶性が悪
化し、素子寸法の縮小に伴なって該結晶性の悪化が素子
特性に顕著に悪影響を及ばず。
このようなことから、最近、以下に示す方法によショ−
トチャンネル効果の防止とリーク電流の防止を図った０
ＭＯ８を製造することが行なわれている。
トチャンネル効果の防止とリーク電流の防止を図った０
ＭＯ８を製造することが行なわれている。
まず、絶縁基板（例えばサファイア基板）１１上に半導
体層（例えばシリコン層）全エピタキシャル成長させた
後、該シリコン層全選択的に除去して周囲が空気絶縁さ
れた島状のシリコン層１２全形成する。つづいて、島状
のシリコン層１２のｎチャンネル、ｐチャンネルのＭＯ
Ｓ ）ランジスタ形成予定部に夫々ダート酸化膜１３１
゜１３２を介して多結晶シリコンからなるダート電極１
４１，１４２全形成した後、写真蝕刻法によシルチャン
ネルＭＯ８）ランジスタ形成予定部を覆うレジストパタ
ーン１５を形成し、更に該レジストパターン１５及び電
極１４１をマスクとしてｎ型不純物、例えば砒素をシリ
コン層１２に低い打込みエネルギーで選択的にイオン注
入してシリコン層１２表面付近に第１の砒素イオン注入
層１６を形成する（第３図（、）図示）。
体層（例えばシリコン層）全エピタキシャル成長させた
後、該シリコン層全選択的に除去して周囲が空気絶縁さ
れた島状のシリコン層１２全形成する。つづいて、島状
のシリコン層１２のｎチャンネル、ｐチャンネルのＭＯ
Ｓ ）ランジスタ形成予定部に夫々ダート酸化膜１３１
゜１３２を介して多結晶シリコンからなるダート電極１
４１，１４２全形成した後、写真蝕刻法によシルチャン
ネルＭＯ８）ランジスタ形成予定部を覆うレジストパタ
ーン１５を形成し、更に該レジストパターン１５及び電
極１４１をマスクとしてｎ型不純物、例えば砒素をシリ
コン層１２に低い打込みエネルギーで選択的にイオン注
入してシリコン層１２表面付近に第１の砒素イオン注入
層１６を形成する（第３図（、）図示）。
ひきつづき、レジストツヤターン１５を除去し、再度、
写真蝕刻法によりｐチャンネルＭＯ８）ランジスタ形成
予定部及びダート電極１４１を含む周辺金種うレジスト
パターン１７を形成した後、該レジストパターン１７を
マスクとして例えば砒素をシリコン層１２に高い打込み
エネルギーで選択的にイオン注入してシリコン層１２内
部に第１の砒素イオン注入層１８を形成する（第３図（
ｂ）図示）。
写真蝕刻法によりｐチャンネルＭＯ８）ランジスタ形成
予定部及びダート電極１４１を含む周辺金種うレジスト
パターン１７を形成した後、該レジストパターン１７を
マスクとして例えば砒素をシリコン層１２に高い打込み
エネルギーで選択的にイオン注入してシリコン層１２内
部に第１の砒素イオン注入層１８を形成する（第３図（
ｂ）図示）。
次いで、レジストパターン１７全除去し、再度、写真蝕
刻法によりｎチャンネルＭＯ８）ランジスタ形成予定部
を覆うレジストツヤターン１９を形成した後、該レジス
トパターン１９及びゲート電極１４２全マスクとしてｐ
型不純物、例えばメロンをシリコン層１２に低い打込み
エネルギーで選択的にイオン注入してシリコン層１２の
光面付近に第１のボロンイオン注入層２０を形成する（
第３図（Ｃ）図示）。つづいて、レジストパターン１９
を除去し、再度、写真蝕刻法によｐｎｎチャンネルＭＯ
８）ランジスタ形成予定部及びダート電極１４２を含む
周辺を覆うレジストパターン２１’ｆ形成した後、該レ
ジ２）・パターン２１をマスクとしてボロンを高い打込
みエネルギーでシリコン層１２に選択的にイオン注入し
てシリコン層１２内部に第２のボロンイオン注入層２２
を形成する（第３図（ｄ）図示へこの後、レジスト・臂
ターン２１を除去し、熱処理を施した。その結果第１、
第２の砒素イオン注入層１６．１８が活性化されてダー
ト電極１４１近傍で浅く、ダート電極１４１よシ遠ざか
る部分ではシリコン層１２とサファイア基板１１の界面
１で達するｎ型のソース、ドレイン領域２３１ ＋
２４１が形成された０同様に第１１第２のボロンイオン
注入層２０．２２が活性化されてケ゛−ト電極１４２近
傍で浅く、ダート電極１４２よｐ遠ざかる部分ではシリ
コン層１２とサファイア基板１１の界面まで達するｐ型
のソース、ドレイン領域２３２．２４２ が形成され、
層型、ｐ＋型のドレイン領域２４１．２４２が互に接触
して高濃度接合されたｎチャンネル、ｐチャンネルのＭ
ＯＳ ）ランシフタを有する０ＭＯ８が造られた（第３
図（、）図示）。
刻法によりｎチャンネルＭＯ８）ランジスタ形成予定部
を覆うレジストツヤターン１９を形成した後、該レジス
トパターン１９及びゲート電極１４２全マスクとしてｐ
型不純物、例えばメロンをシリコン層１２に低い打込み
エネルギーで選択的にイオン注入してシリコン層１２の
光面付近に第１のボロンイオン注入層２０を形成する（
第３図（Ｃ）図示）。つづいて、レジストパターン１９
を除去し、再度、写真蝕刻法によｐｎｎチャンネルＭＯ
８）ランジスタ形成予定部及びダート電極１４２を含む
周辺を覆うレジストパターン２１’ｆ形成した後、該レ
ジ２）・パターン２１をマスクとしてボロンを高い打込
みエネルギーでシリコン層１２に選択的にイオン注入し
てシリコン層１２内部に第２のボロンイオン注入層２２
を形成する（第３図（ｄ）図示へこの後、レジスト・臂
ターン２１を除去し、熱処理を施した。その結果第１、
第２の砒素イオン注入層１６．１８が活性化されてダー
ト電極１４１近傍で浅く、ダート電極１４１よシ遠ざか
る部分ではシリコン層１２とサファイア基板１１の界面
１で達するｎ型のソース、ドレイン領域２３１ ＋
２４１が形成された０同様に第１１第２のボロンイオン
注入層２０．２２が活性化されてケ゛−ト電極１４２近
傍で浅く、ダート電極１４２よｐ遠ざかる部分ではシリ
コン層１２とサファイア基板１１の界面まで達するｐ型
のソース、ドレイン領域２３２．２４２ が形成され、
層型、ｐ＋型のドレイン領域２４１．２４２が互に接触
して高濃度接合されたｎチャンネル、ｐチャンネルのＭ
ＯＳ ）ランシフタを有する０ＭＯ８が造られた（第３
図（、）図示）。
上述した方法によシ得られた０ＭＯ８は第３図（、）に
示す如く、各ＭＯ８）ランシフタのドレイン領域２４１
．２４２はシリコン層１２とサファイア基板１１の界面
まで到達した状態で接合しているため、既述した電流リ
ークの発生を防止でき、かつダート電極１４１．１４２
周辺のターン、ドレイン領域２３１ １２３２ ｔ２
４１ ＋２４２成分は浅いためショートチャンネル効
果を防止できる。しかしながら、上記製造方法にあって
は通常の０ＭＯ８６り製造プロセスに比べて２回の写真
蝕刻工程と２回のイオン注入工程が増えるため、工程が
非常に複雑になるという問題がある。
示す如く、各ＭＯ８）ランシフタのドレイン領域２４１
．２４２はシリコン層１２とサファイア基板１１の界面
まで到達した状態で接合しているため、既述した電流リ
ークの発生を防止でき、かつダート電極１４１．１４２
周辺のターン、ドレイン領域２３１ １２３２ ｔ２
４１ ＋２４２成分は浅いためショートチャンネル効
果を防止できる。しかしながら、上記製造方法にあって
は通常の０ＭＯ８６り製造プロセスに比べて２回の写真
蝕刻工程と２回のイオン注入工程が増えるため、工程が
非常に複雑になるという問題がある。
本発明は電流リークの発生及びショートチャンネル効果
を防止できると共に、従来法に比べて写真蝕刻工程を最
低１回、イオン注入工程全２回夫々減少して工程の簡素
化を達成し得る０ＭＯ８の製造方法を提供しようとする
ものである。
を防止できると共に、従来法に比べて写真蝕刻工程を最
低１回、イオン注入工程全２回夫々減少して工程の簡素
化を達成し得る０ＭＯ８の製造方法を提供しようとする
ものである。
本発明は絶縁基板上の半導体層のｎチャンネル、ｐチャ
ンネルのトランジスタ形成領域にダート酸化膜を介して
ダート電極を夫々選択的に形成する工程と、少なくとも
前記各トランジスタの境界付近の半導体層を選択的にエ
ツチング除去して該境界付近の半導体層の厚さを前記ダ
ート電極周辺下の半導体層部分の厚さよシ薄くする工程
と、少なくともダート電極全マスクとして前記半導体層
のｎチャンネルＭＯ８）ランシフタ形成領域にｎ型不純
物を、同半導体層のｐチャンネルＭＯ８）ランシフタ形
成領域にｐ型不純物を、夫々ドーピングする工程とによ
って、各トランジスタ形成領域に対して１回の不純物ド
ーピング（例えばイオン注入）、熱処理によシ各トラン
ジスタの境界付近のエツチングされたドレイン領域部分
全絶縁基板と半導体層の界面まで到達でき、かつエツチ
ング部分以外のその他のドレ・ｒン領域及びソース領域
全浅く形成できる。その結果、半導体層を選択的にエツ
チングするためのレジストパターンの形成工程（場合に
よっては省略も可能）、半導体層をエツチングする工程
が増えるものの、従来法の如くｎ型、ｐ型の不純物を二
層イオン注入するための２回のレジストパターンの形成
工程及びｎ型、ｐ型の不純物の夫々のイオン注入工程を
省略でき、ひいては電流リークの発生及びショートチャ
ンネル効果全防止した高信頼性の０ＭＯ８を簡単に得る
ことができる。
ンネルのトランジスタ形成領域にダート酸化膜を介して
ダート電極を夫々選択的に形成する工程と、少なくとも
前記各トランジスタの境界付近の半導体層を選択的にエ
ツチング除去して該境界付近の半導体層の厚さを前記ダ
ート電極周辺下の半導体層部分の厚さよシ薄くする工程
と、少なくともダート電極全マスクとして前記半導体層
のｎチャンネルＭＯ８）ランシフタ形成領域にｎ型不純
物を、同半導体層のｐチャンネルＭＯ８）ランシフタ形
成領域にｐ型不純物を、夫々ドーピングする工程とによ
って、各トランジスタ形成領域に対して１回の不純物ド
ーピング（例えばイオン注入）、熱処理によシ各トラン
ジスタの境界付近のエツチングされたドレイン領域部分
全絶縁基板と半導体層の界面まで到達でき、かつエツチ
ング部分以外のその他のドレ・ｒン領域及びソース領域
全浅く形成できる。その結果、半導体層を選択的にエツ
チングするためのレジストパターンの形成工程（場合に
よっては省略も可能）、半導体層をエツチングする工程
が増えるものの、従来法の如くｎ型、ｐ型の不純物を二
層イオン注入するための２回のレジストパターンの形成
工程及びｎ型、ｐ型の不純物の夫々のイオン注入工程を
省略でき、ひいては電流リークの発生及びショートチャ
ンネル効果全防止した高信頼性の０ＭＯ８を簡単に得る
ことができる。
〔発明の実施例〕
以下、本発明の実施例を図面を参照して説明する。
実施例１
（１） まず、サファイア基板１０１上に厚さ０．６
μｍのシリコン層全エピタキンヤル成長させた後、該シ
リコン層を選択的に除去して周囲が空気絶縁された島状
のシリコン層１０２ｆ形成した。つづいて、熱酸化処理
を施してシリコン層１０２表面に厚さ３００Ｘの酸化膜
を成長させた後、ｎチャンネルＭＯ８）ランシフタ形成
領域にｐ型不純物、例えばボロンをイオン注入し、更に
ｐチャンネルＭＯ８）ランシフタ形成領域にｎ型不純物
、例えば砒素をイオン注入し、熱処理膜全フォトエツチ
ング技術によシバターニングして各トランジスタ形成領
域にデート電極１０３１＋１０３２を形成した後、該ダ
ート電極１０３１゜１０３２ｆマスクとして前記酸化膜
全エツチング除去してダート酸化膜１０４１．１０４！
ｆ形成し、更に写真蝕刻法によシ各トランジスタの境界
付近以外金種うレジストパターン１０６全形成した（第
４図（ａ）図示）。この後肢レジストパターン１０５ｆ
マスクとしてシリコン層１０２ｆｔＫＯＨ＋イソプロピ
ルアルコールのエッチャントを用いてエツチングし、深
嘔０．３μｍでテーパ状の内側面を有するエツチング部
１０６を形成した（第４図（ｂ）図示）・ （ｉｉ） 次いで、レジントノ４ターンｘｏｓｋ除去
し、再度、写真蝕刻法により島状シリコン層１０２のｐ
チャンネルＭＯ８）ランジヌタ形成領域全覆りレジスト
パターン１０６全形成した後、該レジストパターン１０
７及びゲート電極１０３１をマスクとしてｎ型不純物、
例えば砒素全加速電圧ｋｅｙ、 ドーズ量２Ｘ１０
ｃｍ 〜４Ｘ１０ ｃｍの条件でイオン注入した。
μｍのシリコン層全エピタキンヤル成長させた後、該シ
リコン層を選択的に除去して周囲が空気絶縁された島状
のシリコン層１０２ｆ形成した。つづいて、熱酸化処理
を施してシリコン層１０２表面に厚さ３００Ｘの酸化膜
を成長させた後、ｎチャンネルＭＯ８）ランシフタ形成
領域にｐ型不純物、例えばボロンをイオン注入し、更に
ｐチャンネルＭＯ８）ランシフタ形成領域にｎ型不純物
、例えば砒素をイオン注入し、熱処理膜全フォトエツチ
ング技術によシバターニングして各トランジスタ形成領
域にデート電極１０３１＋１０３２を形成した後、該ダ
ート電極１０３１゜１０３２ｆマスクとして前記酸化膜
全エツチング除去してダート酸化膜１０４１．１０４！
ｆ形成し、更に写真蝕刻法によシ各トランジスタの境界
付近以外金種うレジストパターン１０６全形成した（第
４図（ａ）図示）。この後肢レジストパターン１０５ｆ
マスクとしてシリコン層１０２ｆｔＫＯＨ＋イソプロピ
ルアルコールのエッチャントを用いてエツチングし、深
嘔０．３μｍでテーパ状の内側面を有するエツチング部
１０６を形成した（第４図（ｂ）図示）・ （ｉｉ） 次いで、レジントノ４ターンｘｏｓｋ除去
し、再度、写真蝕刻法により島状シリコン層１０２のｐ
チャンネルＭＯ８）ランジヌタ形成領域全覆りレジスト
パターン１０６全形成した後、該レジストパターン１０
７及びゲート電極１０３１をマスクとしてｎ型不純物、
例えば砒素全加速電圧ｋｅｙ、 ドーズ量２Ｘ１０
ｃｍ 〜４Ｘ１０ ｃｍの条件でイオン注入した。
この時、露出するシリコン層１０２の膜厚の差により、
エツチングされたシリコン層１０２部分ではシリコン層
１０２とサファイア基板１０１の界面付近に砒素イオン
注入層が、エツチング忌れていないシリコン層１０２部
分ではシリコン層１０２の表面付近に砒素イオン注入層
が、夫々形成された（第４図（Ｃ）図示）。
エツチングされたシリコン層１０２部分ではシリコン層
１０２とサファイア基板１０１の界面付近に砒素イオン
注入層が、エツチング忌れていないシリコン層１０２部
分ではシリコン層１０２の表面付近に砒素イオン注入層
が、夫々形成された（第４図（Ｃ）図示）。
（＋ｉｉ） 次いで、レジストパターン１０７を除去
し、再度、写真蝕刻法によシ島状シリコン層１０２のｎ
チャンネルＭＯ３）ランジヌタ形成領域を覆うレジスト
パターン１０８を形成した後、該レジストパターン１０
８及びダート電極１Ｏ：ｔ２をマスクとしてｐ型不純物
、例えばポロンを加迷電圧４０ ｋｅＶ ｚ ドーズ
量ｌＸ１ｏ１５ｃｒｎ−２〜３Ｘ１０ ｃｍ の条
件でイオン注入した。この時、露出するシリコン層ｌθ
２の膜厚の差にょシ、エツチングされたシリコン層１０
２部分ではシリコン層１０２とサファイア基板１０１の
界面付近に？ロンイオン注入層が、エツチングされてい
ないシリコン層１０２部分ではシリコン層１０２の表面
付近に？ロンイオン注入層が夫々形成された（第４図（
ｄ）図示）。
し、再度、写真蝕刻法によシ島状シリコン層１０２のｎ
チャンネルＭＯ３）ランジヌタ形成領域を覆うレジスト
パターン１０８を形成した後、該レジストパターン１０
８及びダート電極１Ｏ：ｔ２をマスクとしてｐ型不純物
、例えばポロンを加迷電圧４０ ｋｅＶ ｚ ドーズ
量ｌＸ１ｏ１５ｃｒｎ−２〜３Ｘ１０ ｃｍ の条
件でイオン注入した。この時、露出するシリコン層ｌθ
２の膜厚の差にょシ、エツチングされたシリコン層１０
２部分ではシリコン層１０２とサファイア基板１０１の
界面付近に？ロンイオン注入層が、エツチングされてい
ないシリコン層１０２部分ではシリコン層１０２の表面
付近に？ロンイオン注入層が夫々形成された（第４図（
ｄ）図示）。
０ 次いで、レジストパターン１０８ｆ除去した後、熱
処理を施した。その結果、注入深さの異なる砒素イオン
注入層が拡散されて浅いｉ型のソース領域１０９、及び
ダート電極１ｏ３１近傍で浅く、ダート電極１ｏ３１か
ら遠ざがる部分（ｐチャンネルＭＯ８）ランシフタとの
境界付近）ではシリコン層１０２とサファイア基板１０
ノの界面まで達するｎ型のドレイン領域１１０１が形成
された。同時に、注入深さの異なるボロンイオン注入層
が拡散されで浅いｐ＋型のソース領域１０９２、及びダ
ート電極１ｏ３２近傍で浅く、ダート電ｇ１０３２から
遠ざかる部分（ｎチャンネルＭＯＳ ）ランシフタとの
境界付近）ではシリコンＮ１０２とサファイア基板１０
１の界面オで達するｐ＋型のドレイン領域１１０２が形
成され、？型、ｐ＋型のドレイン領域１１０１ ＋１１
０２′が互に接触して高濃度接合されたｎチャンネル、
ｐチャンネルのＭＯＳ ）ランシフタを有する０ＭＯ８
を製造した（第４図（、）図示）。
処理を施した。その結果、注入深さの異なる砒素イオン
注入層が拡散されて浅いｉ型のソース領域１０９、及び
ダート電極１ｏ３１近傍で浅く、ダート電極１ｏ３１か
ら遠ざがる部分（ｐチャンネルＭＯ８）ランシフタとの
境界付近）ではシリコン層１０２とサファイア基板１０
ノの界面まで達するｎ型のドレイン領域１１０１が形成
された。同時に、注入深さの異なるボロンイオン注入層
が拡散されで浅いｐ＋型のソース領域１０９２、及びダ
ート電極１ｏ３２近傍で浅く、ダート電ｇ１０３２から
遠ざかる部分（ｎチャンネルＭＯＳ ）ランシフタとの
境界付近）ではシリコンＮ１０２とサファイア基板１０
１の界面オで達するｐ＋型のドレイン領域１１０２が形
成され、？型、ｐ＋型のドレイン領域１１０１ ＋１１
０２′が互に接触して高濃度接合されたｎチャンネル、
ｐチャンネルのＭＯＳ ）ランシフタを有する０ＭＯ８
を製造した（第４図（、）図示）。
しかして、本発明によれば各トランジスタの境界伺近を
選択的にエツチングする以外は通常のＣＭＯＳプロセス
によＪ） 、ｎチャンネル、ｐチャンネルのＭＯＳ ）
ランシフタの高濃度接合されたドレイン領域１０９１．
１０９２部分をシリコン層１０２とサファイア基板１０
１の界面まで到達でき、ダート電極１０３．．１０３２
近傍のソース領域１０９１ 、１０９膜部分及びドレ
イン領域１１０１．１１０２部分を浅くできる。
選択的にエツチングする以外は通常のＣＭＯＳプロセス
によＪ） 、ｎチャンネル、ｐチャンネルのＭＯＳ ）
ランシフタの高濃度接合されたドレイン領域１０９１．
１０９２部分をシリコン層１０２とサファイア基板１０
１の界面まで到達でき、ダート電極１０３．．１０３２
近傍のソース領域１０９１ 、１０９膜部分及びドレ
イン領域１１０１．１１０２部分を浅くできる。
したがって、電流リークの発生及びショートチャンネル
効果を防止した高性能、高信頼性の０ＭＯ８を簡単かつ
高歩留りで得ることができる。
効果を防止した高性能、高信頼性の０ＭＯ８を簡単かつ
高歩留りで得ることができる。
実施例２
前記実施例１と同様にサファイア基板１０１上に島状の
シリコン層１０２ｆ形成し、更に酸化膜の形成、各トラ
ンジスタの閾値制御のための砒素及びボロンのイオン注
入を行なった後、全面にシリコンに対して選択エツチン
グ性を有する導電性被膜、例えばＭｏ Ｓ ｉ ２膜を
堆積し、ひきつづき、このＭｏ Ｓ ｉ ２膜をパター
ニングしてダート電極１０ Ｊｌ’ｙ Ｊ ０３２’を
形成し、このダート電極１０３１’、 １０３２’をマ
スクとして酸化膜をエツチングしてダート酸化膜１０４
１＋１０４２ｆ形成した。つづいて、写真蝕刻法によタ
ケ９−ト電極１０４１．１０４２間のシリコン層１０２
部分を除く領域及びダート電極１０３１’１０３２’の
一部を覆うレジストパターン１１ノを形成した（第５図
（ａ）図示）。
シリコン層１０２ｆ形成し、更に酸化膜の形成、各トラ
ンジスタの閾値制御のための砒素及びボロンのイオン注
入を行なった後、全面にシリコンに対して選択エツチン
グ性を有する導電性被膜、例えばＭｏ Ｓ ｉ ２膜を
堆積し、ひきつづき、このＭｏ Ｓ ｉ ２膜をパター
ニングしてダート電極１０ Ｊｌ’ｙ Ｊ ０３２’を
形成し、このダート電極１０３１’、 １０３２’をマ
スクとして酸化膜をエツチングしてダート酸化膜１０４
１＋１０４２ｆ形成した。つづいて、写真蝕刻法によタ
ケ９−ト電極１０４１．１０４２間のシリコン層１０２
部分を除く領域及びダート電極１０３１’１０３２’の
一部を覆うレジストパターン１１ノを形成した（第５図
（ａ）図示）。
次いで、レジストパターン１１１及びダート電極１０３
１’ ＋ １０３２′にマスクとしてシリコン層ｘｏｚ
ｆＫＯＨ＋インプロピルアルコールのエラテントラ用い
て深さ方向に０３μｍエツチングした（第５図（ｂ）図
示）。この後、実施例１と同様な工程によシＣＭＯ８’
に製造した。
１’ ＋ １０３２′にマスクとしてシリコン層ｘｏｚ
ｆＫＯＨ＋インプロピルアルコールのエラテントラ用い
て深さ方向に０３μｍエツチングした（第５図（ｂ）図
示）。この後、実施例１と同様な工程によシＣＭＯ８’
に製造した。
しかして、本実施例２によれば実施例と同様電流リーク
の発生及びショートチャンネル効果を防止した高性能、
高信頼性のＣＭＯ８’を簡単かつ高歩留って得ることが
できる。
の発生及びショートチャンネル効果を防止した高性能、
高信頼性のＣＭＯ８’を簡単かつ高歩留って得ることが
できる。
実施例３
（１）前記実施例１と同様にサファイア基板１０１上に
島状のシリコン層１０２全形成した後、熱酸化処理して
シリコン層１０２を全面に厚さ３００Ｘの酸化膜１１２
全形成した。つづいて、各トランジスタの閾値制御のた
めの砒素及びボロンのイオン注入を行ない、更に全面に
Ｍｏ膜１１３を蒸着した後、該ＭＯ膜１１３上のダート
電極予定部に写真蝕刻法によシレジス） Ｉ？ターン１
１４を形成した（第６図（ａ）図示）。
島状のシリコン層１０２全形成した後、熱酸化処理して
シリコン層１０２を全面に厚さ３００Ｘの酸化膜１１２
全形成した。つづいて、各トランジスタの閾値制御のた
めの砒素及びボロンのイオン注入を行ない、更に全面に
Ｍｏ膜１１３を蒸着した後、該ＭＯ膜１１３上のダート
電極予定部に写真蝕刻法によシレジス） Ｉ？ターン１
１４を形成した（第６図（ａ）図示）。
（ｉｉ） ｍいで、レジストパターン１１４をマスク
としてＭＯ膜１１３をケミカルエツチング又はＲＩＥに
よるエツチング性 １０３１″、１０３２“全形成し、更にその下の酸化膜
１１２をエツチングしてダート酸化膜１０４１ ＋１０
４２を形成した後、レジストパターン１１４及びＭｏか
らなるダート電極１０３ｆ、１０３２”全マスクとして
シリコン層１０２″ｆｃＫＯＨ＋イソプロピルアルコー
ルのエラテントでＪＲ，方性エツチングして深さ０．３
μｍでチー）４状の内側面を有するエツチング部１０６
’・・・全形成した。この後、レジストパターン１１４
を除去した（第６図（ｂ）図示）。
としてＭＯ膜１１３をケミカルエツチング又はＲＩＥに
よるエツチング性 １０３１″、１０３２“全形成し、更にその下の酸化膜
１１２をエツチングしてダート酸化膜１０４１ ＋１０
４２を形成した後、レジストパターン１１４及びＭｏか
らなるダート電極１０３ｆ、１０３２”全マスクとして
シリコン層１０２″ｆｃＫＯＨ＋イソプロピルアルコー
ルのエラテントでＪＲ，方性エツチングして深さ０．３
μｍでチー）４状の内側面を有するエツチング部１０６
’・・・全形成した。この後、レジストパターン１１４
を除去した（第６図（ｂ）図示）。
（ｉｉＤ 次いで、再度、写真蝕刻法にょシ島状のシ
リコン層１０２のｐチャンネルＭＯ８）ランシフタ形成
領域を覆うレジストパターン１０７ｆ形成した後、該レ
ジス） ｚ９ターン１ｏｚ及びダート電極１θ３□〃を
マスクとしてｎ型不純物、例えば砒素を加速電圧４０、
ｋｅＶ 、 ドーズ量２×１０１５ｍ−２〜４×１０
１５Ｇ−２の条件でイオン注入した。この時、露出する
シリコン層１０２の膜厚差によシエッチング部１０６’
、１０６’の底部となるシリコン層１０２部分ではシリ
コン層１０２とサファイア基板１０１の界面付近に砒素
イオン注入層が、エツチング部１０６’、 １０６’の
テーパｆ部となるシリコン層１０２部分ではシリコン層
１０２の表面付近に砒素イオン注入層が、夫々形成され
た（第６図（ｃ）図示）。
リコン層１０２のｐチャンネルＭＯ８）ランシフタ形成
領域を覆うレジストパターン１０７ｆ形成した後、該レ
ジス） ｚ９ターン１ｏｚ及びダート電極１θ３□〃を
マスクとしてｎ型不純物、例えば砒素を加速電圧４０、
ｋｅＶ 、 ドーズ量２×１０１５ｍ−２〜４×１０
１５Ｇ−２の条件でイオン注入した。この時、露出する
シリコン層１０２の膜厚差によシエッチング部１０６’
、１０６’の底部となるシリコン層１０２部分ではシリ
コン層１０２とサファイア基板１０１の界面付近に砒素
イオン注入層が、エツチング部１０６’、 １０６’の
テーパｆ部となるシリコン層１０２部分ではシリコン層
１０２の表面付近に砒素イオン注入層が、夫々形成され
た（第６図（ｃ）図示）。
くψ 次いで、レジスト・ぞターン１ｏｖｋ除去し、再
度、写真蝕刻法にょシ島状のシリコン層ｌθ２のｎチャ
ンネルＭＯ８トランジヌタ形成領域を覆うレジストパタ
ーン１０８ｆ形成した後、該レジストパターン１０Ｂ及
びダート電極１０３２′′をマスクとしてｐ型不純物、
例えばボロンを加速電圧４０ ｋｅＶ、ドーズ量１×１
ｏ１５ｃｒｎ−２〜３Ｘ１０ ｃｍ の条件でイオ
ン注入した。この時、露出するシリコン層１０２の膜厚
差にょ広エッテンク部１θ６’＋ １０５’の底部とな
るシリコン層１０２部分ではシリコン層１０２とサファ
イア基板１０ノの界面付近にボロンイオン注入層が、エ
ツチング部１０６’、１０６’のチー・・９部のシリコ
ン層１０２部分ではシリコン層１０２の表面付近にデ、
ロンイオン注入層が、夫々形成された。
度、写真蝕刻法にょシ島状のシリコン層ｌθ２のｎチャ
ンネルＭＯ８トランジヌタ形成領域を覆うレジストパタ
ーン１０８ｆ形成した後、該レジストパターン１０Ｂ及
びダート電極１０３２′′をマスクとしてｐ型不純物、
例えばボロンを加速電圧４０ ｋｅＶ、ドーズ量１×１
ｏ１５ｃｒｎ−２〜３Ｘ１０ ｃｍ の条件でイオ
ン注入した。この時、露出するシリコン層１０２の膜厚
差にょ広エッテンク部１θ６’＋ １０５’の底部とな
るシリコン層１０２部分ではシリコン層１０２とサファ
イア基板１０ノの界面付近にボロンイオン注入層が、エ
ツチング部１０６’、１０６’のチー・・９部のシリコ
ン層１０２部分ではシリコン層１０２の表面付近にデ、
ロンイオン注入層が、夫々形成された。
（■）次いで、レジストパターンｌｏｇ’ｃ除去した後
、熱処理を施した。その結果、注入深さが異なる砒素イ
オン注入層が拡散されてダート電極１０３１“近傍（エ
ツチング部ｌθ６’、１０６’のチー・セ部）で浅く、
ダート電極１０３１“から遠ざかる部分（エツチング部
１０６’、１０６’の底部に位置する部分）ではシリコ
ン層１０２とサファイア基板１０１の界面まで達する層
型のソース、ドレイン領域１０９１／ 、 １１０１’
が形成された。同時に、注入深でか異なるボロンイオン
注入層が拡散式れてダート電極１ｏ３２“近傍（エツチ
ング部１０６’、１０６’のテーパ部）で浅く、ダート
電極１０３２“から遠ざかる部分（エツチング部１０６
’、１０６’の底部に位置する部分）ではシリコン層１
０２とサファイア基板１０１の界面まで達するｐ＋型の
ソース、ドレイン領域１０９２’、 １１０２’が形成
され、層型、ｒ型のドレイン領域１１０１’、 １１０
２’が互に接触して高濃度接合きれたｎチャンネル、ｎ
チャンネルのＭＯＳ ）ランシフタを有する０ＭＯ８全
製造した（第６図（、）図示）。
、熱処理を施した。その結果、注入深さが異なる砒素イ
オン注入層が拡散されてダート電極１０３１“近傍（エ
ツチング部ｌθ６’、１０６’のチー・セ部）で浅く、
ダート電極１０３１“から遠ざかる部分（エツチング部
１０６’、１０６’の底部に位置する部分）ではシリコ
ン層１０２とサファイア基板１０１の界面まで達する層
型のソース、ドレイン領域１０９１／ 、 １１０１’
が形成された。同時に、注入深でか異なるボロンイオン
注入層が拡散式れてダート電極１ｏ３２“近傍（エツチ
ング部１０６’、１０６’のテーパ部）で浅く、ダート
電極１０３２“から遠ざかる部分（エツチング部１０６
’、１０６’の底部に位置する部分）ではシリコン層１
０２とサファイア基板１０１の界面まで達するｐ＋型の
ソース、ドレイン領域１０９２’、 １１０２’が形成
され、層型、ｒ型のドレイン領域１１０１’、 １１０
２’が互に接触して高濃度接合きれたｎチャンネル、ｎ
チャンネルのＭＯＳ ）ランシフタを有する０ＭＯ８全
製造した（第６図（、）図示）。
しかして、本実施例３によれば実施例１と同様、電流リ
ークの発生及びショートチャンネル効果全防止できると
共に、実施例１の如きシリコン層１０２全エツチングす
るためのレジストパターンの形成が不要となフ、高性能
、高信頼性のＣＭＯ８′ｆｃ更に量産的に得ることがで
きる。
ークの発生及びショートチャンネル効果全防止できると
共に、実施例１の如きシリコン層１０２全エツチングす
るためのレジストパターンの形成が不要となフ、高性能
、高信頼性のＣＭＯ８′ｆｃ更に量産的に得ることがで
きる。
実施例４
（１）前記実施例３と同様にサファイア基板１０１上に
島状のシリコン層１０２全形成し、更に酸化膜１１２の
成長、各トランジスタの閾値制御のための砒素、及びゾ
ロンのイオ注入を行なった後、全面に砒素ドープ多結晶
シリコン膜１１５ｆｊｃ堆積し、ひきつづき写真蝕刻法
によシ多結晶シリコン膜１１５上のダート電極予定部に
レジストパターン１１６を形成し７’ｃ（第７図（ａ）
図示）。
島状のシリコン層１０２全形成し、更に酸化膜１１２の
成長、各トランジスタの閾値制御のための砒素、及びゾ
ロンのイオ注入を行なった後、全面に砒素ドープ多結晶
シリコン膜１１５ｆｊｃ堆積し、ひきつづき写真蝕刻法
によシ多結晶シリコン膜１１５上のダート電極予定部に
レジストパターン１１６を形成し７’ｃ（第７図（ａ）
図示）。
（ｉｉ） 次いで、レジストパターン１１６をマスク
とし２て砒素ドーグ多結晶シリコン膜１１５を選択的に
エツチング除去してダート電極Ｊ （７３１ｐ１０３２
ｆ形成した（第７図（ｂ）図示）。つづいて、熱酸化処
理を施して多結晶シリコンからなるダート電極１０３１
．１０３２周囲に厚い酸化膜１１７．１１７を成長させ
た（第７図（ｃ）図示）。ひきつづき、ＮＨ４Ｆ系溶液
で全面エツチングしてシリコン層１０２表面の露出する
酸化膜１１２をエツチング除去してダート酸化膜１０４
． ’全形成すると共にダート電極１０３１ ＋ １
０３２周囲に酸化膜１１７．１１７を残存でせた（第７
図（ｄ）図示）。
とし２て砒素ドーグ多結晶シリコン膜１１５を選択的に
エツチング除去してダート電極Ｊ （７３１ｐ１０３２
ｆ形成した（第７図（ｂ）図示）。つづいて、熱酸化処
理を施して多結晶シリコンからなるダート電極１０３１
．１０３２周囲に厚い酸化膜１１７．１１７を成長させ
た（第７図（ｃ）図示）。ひきつづき、ＮＨ４Ｆ系溶液
で全面エツチングしてシリコン層１０２表面の露出する
酸化膜１１２をエツチング除去してダート酸化膜１０４
． ’全形成すると共にダート電極１０３１ ＋ １
０３２周囲に酸化膜１１７．１１７を残存でせた（第７
図（ｄ）図示）。
（ｉｉｉ） 次いで、ダート電極１０３１．１０３２
周囲の酸化膜１１７，１１７ｆマスクとしてシリコン層
ｉ ｏ ２’ＩＫＯＲ＋イングロビルアルコールのエラ
チントによシ異方性エツチングし、て深さ０．３μｍで
テーパ状の内側面を有するエツチング部１０６′・・・
全形成した。つづいて、前記実施例３のＯｉＤ −（ｖ
）工程全同様な方法によ、！２ｎ＋型、畝型のドレイン
領域が互に接触して高濃度接合てれたｎチャンネル、ｐ
チャンネルのＭＯＳ ）ランジヌタを有するＣＭＯ８’
に製造した。
周囲の酸化膜１１７，１１７ｆマスクとしてシリコン層
ｉ ｏ ２’ＩＫＯＲ＋イングロビルアルコールのエラ
チントによシ異方性エツチングし、て深さ０．３μｍで
テーパ状の内側面を有するエツチング部１０６′・・・
全形成した。つづいて、前記実施例３のＯｉＤ −（ｖ
）工程全同様な方法によ、！２ｎ＋型、畝型のドレイン
領域が互に接触して高濃度接合てれたｎチャンネル、ｐ
チャンネルのＭＯＳ ）ランジヌタを有するＣＭＯ８’
に製造した。
しかして、本実施例４によれば、実施例３と同様、電流
リークの発生及びショートチャンネル効果を防止できる
と共に、実施例１の如きシリコン層１０２ｆ）エツチン
グするだめのレジストパターンの形成が不要で、高性能
、高信頼性のＣＭＯ８ｔ更に量産的に得ることができる
。
リークの発生及びショートチャンネル効果を防止できる
と共に、実施例１の如きシリコン層１０２ｆ）エツチン
グするだめのレジストパターンの形成が不要で、高性能
、高信頼性のＣＭＯ８ｔ更に量産的に得ることができる
。
なお、上記実施例では絶縁基板としてサファイア基板を
用いたが、これに限定されず、スピネル基板等の他の絶
縁基板を用いてもよい。
用いたが、これに限定されず、スピネル基板等の他の絶
縁基板を用いてもよい。
上記実施例では空気絶縁によシ島状のシリコン層全形成
したが、誘電体分離によｐ島状のシリコン層全形成して
もよい。
したが、誘電体分離によｐ島状のシリコン層全形成して
もよい。
以上、詳述した如く、本発明によれば電流リークの発生
及びショートチャンネル効果を防止できると共に、従来
法に比べて写真蝕刻工程全最低１回、イオン注入工程を
２回減少して工程の著しい簡素化を達成でき、ひいては
高性能、高信頼性の０ＭＯ８を量産的に製造し得る方法
全提供できる。
及びショートチャンネル効果を防止できると共に、従来
法に比べて写真蝕刻工程全最低１回、イオン注入工程を
２回減少して工程の著しい簡素化を達成でき、ひいては
高性能、高信頼性の０ＭＯ８を量産的に製造し得る方法
全提供できる。
第１図及び第２図は夫々従来の絶縁基板上に形成された
０ＭＯ８’に示す断面図、第３図（ａ）〜（、）は従来
の改良された０ＭＯ８の製造工程を示す断面図、第４図
（ａ）〜（ｅ）は本発明の実施例１における０ＭＯ８の
製造工程を示す断面図、第５図（、） 、 （ｂ）は本
発明の実施例２における０ＭＯ８の製造工程の一部全示
す断面図、第６図（ａ）〜（ｅ）ｌｌ″ｌ：本発明の実
施例３における０ＭＯ８の製造工程金示す断面図、第７
図（ａ）〜（ｅ）は本発明の実施例４における０ＭＯ８
の製造工程の一部を示す断面図である。 １０１・・・サファイア基板、１０２・・・島状のシリ
コン層、１０３！ 、１０３２ ．１０３１’。 １０３２’、１０３１′′、１０３２“・・・ダート電
極、１０４１．１０４２−・・ダート酸化膜、１０６゜
１０６’−・・エツチング部、１０９１．１０９＝・ｎ
型ソース領域、１１θ１ｙｌ１０１ ・・・ｎ型ドレイ
ン領域、１０９２ 、１０９２’・・・ｐ＋型ソーヌ
領域、１１０２．ｌＩＯ２′・・・ｐ＋型ドレインｉ域
。
０ＭＯ８’に示す断面図、第３図（ａ）〜（、）は従来
の改良された０ＭＯ８の製造工程を示す断面図、第４図
（ａ）〜（ｅ）は本発明の実施例１における０ＭＯ８の
製造工程を示す断面図、第５図（、） 、 （ｂ）は本
発明の実施例２における０ＭＯ８の製造工程の一部全示
す断面図、第６図（ａ）〜（ｅ）ｌｌ″ｌ：本発明の実
施例３における０ＭＯ８の製造工程金示す断面図、第７
図（ａ）〜（ｅ）は本発明の実施例４における０ＭＯ８
の製造工程の一部を示す断面図である。 １０１・・・サファイア基板、１０２・・・島状のシリ
コン層、１０３！ 、１０３２ ．１０３１’。 １０３２’、１０３１′′、１０３２“・・・ダート電
極、１０４１．１０４２−・・ダート酸化膜、１０６゜
１０６’−・・エツチング部、１０９１．１０９＝・ｎ
型ソース領域、１１θ１ｙｌ１０１ ・・・ｎ型ドレイ
ン領域、１０９２ 、１０９２’・・・ｐ＋型ソーヌ
領域、１１０２．ｌＩＯ２′・・・ｐ＋型ドレインｉ域
。
Claims (7)
- （１）絶縁基板上に設けられた島状の半導体層にｐチャ
ンネルＭＯ８）ランシフタ及びｎチャンネルＭＯ８）ラ
ンシフタ全夫々形成すると共に、各トランジスタのドレ
イン領域を互に接触させて三者の境界を高濃度接合させ
た相補型ＭＯ８半導体装置の製造にあたシ、前記半導体
層の各トランジスタ形成領域にダート酸化膜を弁してダ
ート電極を夫々選択的に形成する工程と、少なくとも前
記各トランジスタの境界付近の半導体層を選択的にエツ
チングして該境界付近の半導体層の厚さ全前記ゲート電
極下の半導体層部分の厚さよシ小さくする工程と、少な
くともり゛−ト電極をマスクとして前記半導体層のｎチ
ャンネルＭＯ８）ランシフタ形成領域にｎ型不純物を、
同半導体層のｐチャンネルＭＯ８）ランシフタ形成領域
にｐ型不純物を、夫々ドーピングする工程とを具備した
ことを特徴とする相補型ＭＯ８半導体装置の製造方法。 - （２）少なくとも各トランジスタの境界付近の半導体層
を選択的にエツチングする工程を、写真蝕刻法によ多形
成されたレジストパターンを用いて行なうことを特徴と
する特許請求の範囲第１項記載の相補型ＭＯ８半導体装
置の製造方法。 - （３）少なくとも各トランジスタの境界付近の半導体層
を選択的にエツチングする工程を）写真蝕刻法によシレ
ジストパターンを各トランジスタの境界側を除く半導体
層領域に該・（ターンの一部がダート電極上に重なるよ
うに形成した後、該レジストパターン及びダート電極を
マスクとして用いて行なうことを特徴とする特許請求の
範囲第１項記載の相補型ＭＯ８半導体装置の製造方法。 - （４） ダート電極がアルミニウム、アルミニウム合
金或いは金属シリサイドから選ばれる材料よ多形成され
ることを特徴とする特許請求の範囲第３項記載の相補型
ＭＯ８半導体装置の製造方法。 - （５）少なくとも各トランジスタの境界付近の半導体層
全選択的にエツチングする工程を、ダート電極のパター
ニングに使用したレジスト／やターン全マスクとして用
いて行なうことを特徴とする特許請求の範囲第１項記載
の相補型ＭＯ３半導体装置の製造方法。 - （６） 少なくとも各トランジスタの境界付近の半導
体層を選択的にエツチングする工程上、半導体層上にダ
ート酸化膜を介して多結晶シリコンからなるダート電極
を形成し、熱酸化処理を施してダート電極周囲に厚い酸
化膜、露出する半導体層表面に薄い酸化膜を夫々形成し
、更に前記薄い酸化膜全除去した後、ダート電極周囲の
厚い酸化膜をマスクとして用いて行なうこと全特徴とす
る特許請求の範囲第１項記載の相補型ＭＯ８半導体装置
の製造方法。 - （７）半導体層のエツチング手段として異方性エツチン
グを用いること全特徴とする特許請求の範囲第１項乃至
第６項いずれが記載の相補型
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188620A JPS5978557A (ja) | 1982-10-27 | 1982-10-27 | 相補型ｍｏｓ半導体装置の製造方法 |
| US06/543,971 US4507846A (en) | 1982-10-27 | 1983-10-20 | Method for making complementary MOS semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188620A JPS5978557A (ja) | 1982-10-27 | 1982-10-27 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5978557A true JPS5978557A (ja) | 1984-05-07 |
Family
ID=16226864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188620A Pending JPS5978557A (ja) | 1982-10-27 | 1982-10-27 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4507846A (ja) |
| JP (1) | JPS5978557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0638938A3 (en) * | 1993-08-10 | 1995-05-03 | Philips Electronics Nv | SOI transistor with improved high source. |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2527385B1 (fr) * | 1982-04-13 | 1987-05-22 | Suwa Seikosha Kk | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor |
| US4897698A (en) * | 1984-10-31 | 1990-01-30 | Texas Instruments Incorporated | Horizontal structure thin film transistor |
| US4786955A (en) * | 1987-02-24 | 1988-11-22 | General Electric Company | Semiconductor device with source and drain depth extenders and a method of making the same |
| US4829359A (en) * | 1987-05-29 | 1989-05-09 | Harris Corp. | CMOS device having reduced spacing between N and P channel |
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