JPS5978559A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5978559A JPS5978559A JP57188720A JP18872082A JPS5978559A JP S5978559 A JPS5978559 A JP S5978559A JP 57188720 A JP57188720 A JP 57188720A JP 18872082 A JP18872082 A JP 18872082A JP S5978559 A JPS5978559 A JP S5978559A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- transistor
- width
- circuit
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はエミッタ結合論理回路を用いた半導体集積回路
（以下ＩＯと略称する）に関する。
（以下ＩＯと略称する）に関する。
エミッタ結合論理回路（ＥＣ，Ｉ、）は高速な応答が可
能であるため高速論理ＩＯや高速メモＩＪ Ｉ Ｏに多
く用いられている。ＥＯＬで構成した論理ＩＣの一例を
第１図に示すが、ＥＯＬｌｌＳｉ：基本的に、エミッタ
が結合され、スイッチ動作を行う複数のゲートφトラン
ジスタ（ＴＧ）と、ゲートの出力をレベルｅシフトする
エミッタ・フォロア・トランジスタ（Ｔｇ ） 、それ
にＴＧとＴＢのそれぞれのエミッタにつながる定電流性
の回路より成る。トランジスタＴｃは定電流回路を構成
するためにある。この回路図でＴＦＩＯで示したトラン
ジスタはこのＩＣの出力口゛路のｒエミッタ・フォロア
・トランジスタで、エミッタが、出力端子につながって
いる。
能であるため高速論理ＩＯや高速メモＩＪ Ｉ Ｏに多
く用いられている。ＥＯＬで構成した論理ＩＣの一例を
第１図に示すが、ＥＯＬｌｌＳｉ：基本的に、エミッタ
が結合され、スイッチ動作を行う複数のゲートφトラン
ジスタ（ＴＧ）と、ゲートの出力をレベルｅシフトする
エミッタ・フォロア・トランジスタ（Ｔｇ ） 、それ
にＴＧとＴＢのそれぞれのエミッタにつながる定電流性
の回路より成る。トランジスタＴｃは定電流回路を構成
するためにある。この回路図でＴＦＩＯで示したトラン
ジスタはこのＩＣの出力口゛路のｒエミッタ・フォロア
・トランジスタで、エミッタが、出力端子につながって
いる。
このようなＥＣＬの応答速度はＴＧ ＋ ＴＥの利得帯
域幅積（ｆＴ）、 ベース寄生抵抗（ｒｂ）、 接
合容量（ｃｌ）に大きく依存する。ｒｂ及びＣｊを小さ
くする有力な手段はエミッタの幅を小さくする事である
。
域幅積（ｆＴ）、 ベース寄生抵抗（ｒｂ）、 接
合容量（ｃｌ）に大きく依存する。ｒｂ及びＣｊを小さ
くする有力な手段はエミッタの幅を小さくする事である
。
第２図（ａ）、 （ｂ）に、第１図で使われるＴＧ ＋
ＴＨとＴＢＯの平面図をそれぞれ示すが、エミツタ幅
ばＷで示しである。すなわちＷを小さくする事によりト
ランジスタの同波数特性が向上し応答速度を短くできる
ので、高速を目指すＩＣでは通常、ＴＧ＋ＴＢ＋ ＴＰ
ＯのＷを加工可能な限界まで小さくする。
ＴＨとＴＢＯの平面図をそれぞれ示すが、エミツタ幅
ばＷで示しである。すなわちＷを小さくする事によりト
ランジスタの同波数特性が向上し応答速度を短くできる
ので、高速を目指すＩＣでは通常、ＴＧ＋ＴＢ＋ ＴＰ
ＯのＷを加工可能な限界まで小さくする。
（ここでエミツタ幅というのは、エミッタ形状を長方形
とみなしだ時には短辺の長さ、楕円とみなしだ時は短径
を指す。） 一般にエミッタ・フォロア回路は、それに用いるトラン
ジスタの周波数特性が上ると発振を起しやすくなる。特
に、エミッタに容量性負荷が付くとさらに発振しやすく
なる。上に述べたようなＩＣの出力形式の場合、出力端
子、すなわちエミッタ・フォロア・トランジスタＴＥＯ
のエミッタに１１０ＰＦの容量性負荷が付く事があるの
で、出力回路が発振しやすい。又発振までいかなくとも
リンギングが起る場合が多い。
とみなしだ時には短辺の長さ、楕円とみなしだ時は短径
を指す。） 一般にエミッタ・フォロア回路は、それに用いるトラン
ジスタの周波数特性が上ると発振を起しやすくなる。特
に、エミッタに容量性負荷が付くとさらに発振しやすく
なる。上に述べたようなＩＣの出力形式の場合、出力端
子、すなわちエミッタ・フォロア・トランジスタＴＥＯ
のエミッタに１１０ＰＦの容量性負荷が付く事があるの
で、出力回路が発振しやすい。又発振までいかなくとも
リンギングが起る場合が多い。
以上述べたように、ＥＯＬが用いられ、出力端子にエミ
ッタ・フォロア・トランジスタのエミッタがつながれて
いるＩＣでは、応答速度を上げるためにエミッタの幅を
小さくすると、出力回路が発振、ない［７はリンギング
を起し、正常に動作し々くなる危険性がある。
ッタ・フォロア・トランジスタのエミッタがつながれて
いるＩＣでは、応答速度を上げるためにエミッタの幅を
小さくすると、出力回路が発振、ない［７はリンギング
を起し、正常に動作し々くなる危険性がある。
本発明の目的は、上記問題点を改善する事にある。
本発明では、エミツタ幅を広げる事でトランジスタの周
波数特性が落ち、エミッタ・フォロア回路が発振外いし
はリンギングを起こしずらくなる事に注目する。
波数特性が落ち、エミッタ・フォロア回路が発振外いし
はリンギングを起こしずらくなる事に注目する。
本発明によれば、ＥＯＬが用いられ、１つ以上の出力端
子に、エミッタ・フォロア・トランジスタのエミッタが
つながれている集積回路に於て、このトランジスタのエ
ミッタの幅を、内部回路のスイッチング用トランジスタ
のエミツタ幅より大きくする事によシ、出力回路が発振
ないしリンギングを起さないようにする。
子に、エミッタ・フォロア・トランジスタのエミッタが
つながれている集積回路に於て、このトランジスタのエ
ミッタの幅を、内部回路のスイッチング用トランジスタ
のエミツタ幅より大きくする事によシ、出力回路が発振
ないしリンギングを起さないようにする。
出力段のトランジスタのエミツタ幅を広げる事は、出力
段だけ応答速度が遅くなる事を意味するが、この遅れは
、例えば０．１ ｎ５ｅｃ以下であ、Ｑ、ＩＣ！全体の
応答時間（例えば５ｎｓｅｃ）に比べその影響は無視で
きる。
段だけ応答速度が遅くなる事を意味するが、この遅れは
、例えば０．１ ｎ５ｅｃ以下であ、Ｑ、ＩＣ！全体の
応答時間（例えば５ｎｓｅｃ）に比べその影響は無視で
きる。
第３図（ａ）、 （ｂ）に本発明の実施例を示す。本発
明の主旨に従い、第３図（ａ）のＴ（１＋ＴＢ のエミ
ツタ幅Ｗを１．５μｍにしたのに対し、ＴＫＯのエミツ
タ幅は第３図（ｂ）の如く３μｍにしである。エミッタ
長りは使用する電流値に応じて’Ｉ’Ｇ、 ’Ｊ”、は
３μｍ ＴＴ ＢＯでは２０μｍのものを２本並列にし
ている。
明の主旨に従い、第３図（ａ）のＴ（１＋ＴＢ のエミ
ツタ幅Ｗを１．５μｍにしたのに対し、ＴＫＯのエミツ
タ幅は第３図（ｂ）の如く３μｍにしである。エミッタ
長りは使用する電流値に応じて’Ｉ’Ｇ、 ’Ｊ”、は
３μｍ ＴＴ ＢＯでは２０μｍのものを２本並列にし
ている。
ＴＰＯのエミツタ幅を１．５μｍ、長さを２０μｍ×４
としていた従来のものは、負荷に３０ｐＦ、５０Ωをつ
けると、時に発振やリンギングを起こしていたが、この
実施例の形状とする事で、発振、リンギングは起こらな
くなった。応答時間の遅れは高々０．１ ｎ５ｅｃであ
り、問題とはならない。
としていた従来のものは、負荷に３０ｐＦ、５０Ωをつ
けると、時に発振やリンギングを起こしていたが、この
実施例の形状とする事で、発振、リンギングは起こらな
くなった。応答時間の遅れは高々０．１ ｎ５ｅｃであ
り、問題とはならない。
以上述べたように本発明によれば、高速で、しかも特性
の安定したＩＯを提供する事ができる。
の安定したＩＯを提供する事ができる。
第１図はＥＯＬで構成した論理ＩＣの回路例を示す図、
第２図（ａ）、 （ｂ）は第１図の回路で用いる２種の
トランジスタの平面図、第３図（ａ）、（ｂ）は本発明
による２種のトランジスタを示す図である。 ＴＧ・・・・・・ゲート・トランジスタＴ８・・・・・
・エミッタψフォロア・トランジスタＴＥＯ・・・・・
・出力回路のエミッタ・フォロア・トランジスタ Ｅ°゛“°′トランジシフのエミッタ Ｂ・・・・・・トランジスタのベース電極Ｃ・・・・・
・トランジスタのコレクタ電極第１ 凹 （（ｚ） （ｂ）ＥＯ （０−） （ｂ）第
３ 閃
第２図（ａ）、 （ｂ）は第１図の回路で用いる２種の
トランジスタの平面図、第３図（ａ）、（ｂ）は本発明
による２種のトランジスタを示す図である。 ＴＧ・・・・・・ゲート・トランジスタＴ８・・・・・
・エミッタψフォロア・トランジスタＴＥＯ・・・・・
・出力回路のエミッタ・フォロア・トランジスタ Ｅ°゛“°′トランジシフのエミッタ Ｂ・・・・・・トランジスタのベース電極Ｃ・・・・・
・トランジスタのコレクタ電極第１ 凹 （（ｚ） （ｂ）ＥＯ （０−） （ｂ）第
３ 閃
Claims (1)
- エミッタ結合論理回路が用いられ、１つ以上の出力１ｍ
子にエミッタ・フォロア・トランジスタのエミッタが
つながれている集積回路に於て、このトランジスタのエ
ミッタの幅が内部回路のスインチング用トランジスタの
エミツタ幅より大キい事を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188720A JPS5978559A (ja) | 1982-10-27 | 1982-10-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188720A JPS5978559A (ja) | 1982-10-27 | 1982-10-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5978559A true JPS5978559A (ja) | 1984-05-07 |
| JPH0425712B2 JPH0425712B2 (ja) | 1992-05-01 |
Family
ID=16228597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188720A Granted JPS5978559A (ja) | 1982-10-27 | 1982-10-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978559A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110267A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | モノリシック集積回路の製造方法 |
| JPS6220363A (ja) * | 1985-07-18 | 1987-01-28 | Nec Corp | 半導体集積回路 |
| JPH04138720A (ja) * | 1990-09-28 | 1992-05-13 | Toshiba Corp | 半導体装置 |
-
1982
- 1982-10-27 JP JP57188720A patent/JPS5978559A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110267A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | モノリシック集積回路の製造方法 |
| JPS6220363A (ja) * | 1985-07-18 | 1987-01-28 | Nec Corp | 半導体集積回路 |
| JPH04138720A (ja) * | 1990-09-28 | 1992-05-13 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0425712B2 (ja) | 1992-05-01 |
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