JPS6220363A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6220363A JPS6220363A JP60159363A JP15936385A JPS6220363A JP S6220363 A JPS6220363 A JP S6220363A JP 60159363 A JP60159363 A JP 60159363A JP 15936385 A JP15936385 A JP 15936385A JP S6220363 A JPS6220363 A JP S6220363A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- semiconductor integrated
- integrated circuit
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明げ半導体集積回路（ＩＣ）ｖｃ関（−１特にカレ
ントミラー回路を有するＩＣｖｃ関する。
ントミラー回路を有するＩＣｖｃ関する。
従来から、第６図に示すカレントミラー回路は最も一般
的なカレントきラー回路として知られ、特に整合化電流
源（Ｍａｔｃｈｅｄ Ｃｕｒｒｅｎｔ ８ｏｕｒｃｅｓ
）と呼ばれている。第６図の構成では、電流源５゜の電
流ＩｒｃｆとトランジスタＱｓのコレクタ！ ？Ｎ Ｉ
Ｃ３との比はトランジスタＱ１のエミッタ面積とトラ
ンジスタＱｓ のエミッタ面積の比と同一となることエ
リ上記の名で呼ばれている。
的なカレントきラー回路として知られ、特に整合化電流
源（Ｍａｔｃｈｅｄ Ｃｕｒｒｅｎｔ ８ｏｕｒｃｅｓ
）と呼ばれている。第６図の構成では、電流源５゜の電
流ＩｒｃｆとトランジスタＱｓのコレクタ！ ？Ｎ Ｉ
Ｃ３との比はトランジスタＱ１のエミッタ面積とトラ
ンジスタＱｓ のエミッタ面積の比と同一となることエ
リ上記の名で呼ばれている。
上述した構成のカレントミラー回路では、トランジスタ
ＱｌとトランジスタＱｚとにより矢印で示すループ５０
が形成されるので、ループ利得が１工り大きく位相余裕
がなくなると寄生発振が生じる。特に近年のトランジス
タの微細化に伴ないトランジスタのデバイスパラメータ
のなかの容量成分が著しく減少し、そのためにトランジ
スタのｆｒ（しゃ新局波数）が高くなって高周波でもゲ
インを持つようになって位相余裕がなくなり、この結果
、 ２９ＭＨｚ〜５０ＭＨｚで寄生発振する。寄生発振
防止のために、トランジスタＱｌのコレクタに数ｐＦか
ら数＋ｐＦ のコンデンサ０１に追加して寄生発振を
おさえていた。
ＱｌとトランジスタＱｚとにより矢印で示すループ５０
が形成されるので、ループ利得が１工り大きく位相余裕
がなくなると寄生発振が生じる。特に近年のトランジス
タの微細化に伴ないトランジスタのデバイスパラメータ
のなかの容量成分が著しく減少し、そのためにトランジ
スタのｆｒ（しゃ新局波数）が高くなって高周波でもゲ
インを持つようになって位相余裕がなくなり、この結果
、 ２９ＭＨｚ〜５０ＭＨｚで寄生発振する。寄生発振
防止のために、トランジスタＱｌのコレクタに数ｐＦか
ら数＋ｐＦ のコンデンサ０１に追加して寄生発振を
おさえていた。
しかし、コンデンサＣ１を形成するためのスペースとコ
ンデンサＣ１の電極とトランジスタＱＩＭを配線する配
線スペースを必要し、そのためにチップ面積が増えると
いう欠点がある。
ンデンサＣ１の電極とトランジスタＱＩＭを配線する配
線スペースを必要し、そのためにチップ面積が増えると
いう欠点がある。
本発明の半導体集積回路に、整合化電流源（Ｍａｔｃｈ
ｅｄ Ｃｕｒｒｅｎｔ ５ｏｕｒｃｅｓ） ＠構成する
第１から第３のトランジスタのうちの第１のトランジス
タのコレクタ領域内に比較的大きなサブストレート−コ
レクタ間容量（ＬｊＣ） あるいはコレクター配線領
域間に形成されるＭＯＢ容量を付加している。
ｅｄ Ｃｕｒｒｅｎｔ ５ｏｕｒｃｅｓ） ＠構成する
第１から第３のトランジスタのうちの第１のトランジス
タのコレクタ領域内に比較的大きなサブストレート−コ
レクタ間容量（ＬｊＣ） あるいはコレクター配線領
域間に形成されるＭＯＢ容量を付加している。
次に本発明について図ｍ１に参照して説明する。
第１図は本発明の一実施例を示す平面図であり、第４図
にその等価回路図である。トランジスタＱ１のエミッタ
（Ｅ）面積とトランジスタＱａのエンツタ（Ｅ）面積は
同一である。従って、トランジスタＱｌトトランジスタ
Ｑｓとは１：１のカレントミラー回路を構成している。
にその等価回路図である。トランジスタＱ１のエミッタ
（Ｅ）面積とトランジスタＱａのエンツタ（Ｅ）面積は
同一である。従って、トランジスタＱｌトトランジスタ
Ｑｓとは１：１のカレントミラー回路を構成している。
−万、トランジスタＱ１のコレクタ面積はトランジスタ
Ｑ２． Ｑ１０のトランジスタのコレクタ面積の２倍に
形成されている。従って、トランジスタＱ１ のコレク
ターサブストレート間容量ＣＣ８１Ｈ）ランジッタＱ２
． Ｑｓのコレクターサブストレート間容量ＣＣ８２，
ＣＣ８３のそれぞれに対して２倍程度となる。上記の容
量ＣＣ３Ｉの効果により第４図に示した矢印のループ５
２のループ利得に対して位相余裕が生じ寄生発振を防止
出来る。
Ｑ２． Ｑ１０のトランジスタのコレクタ面積の２倍に
形成されている。従って、トランジスタＱ１ のコレク
ターサブストレート間容量ＣＣ８１Ｈ）ランジッタＱ２
． Ｑｓのコレクターサブストレート間容量ＣＣ８２，
ＣＣ８３のそれぞれに対して２倍程度となる。上記の容
量ＣＣ３Ｉの効果により第４図に示した矢印のループ５
２のループ利得に対して位相余裕が生じ寄生発振を防止
出来る。
第２図は本発明の他の実施例を示す。この構成テモ、ト
ランジスタＱ１のコレクタ面積？他のトランジスタＱ２
．（ｈそれの２倍に設定されているので、容量ＣＣ８１
が大きくなる。第５図はその等価回路図である。さらに
、第２図で示した実施例では、そのＡ−Ａ’線に沿った
断面図を第３図トランジスタＱ１のコレクタ領域１に電
極取出し領域として拡散形成される高濃度領域５を広く
形成し、かつこれを覆う絶縁膜８上に広い配線層９を設
けている。したがって、トランジスタＱ１のコレクタ３
と上記配線９間にＭＯ８容量Ｃ１を新たに付加される。
ランジスタＱ１のコレクタ面積？他のトランジスタＱ２
．（ｈそれの２倍に設定されているので、容量ＣＣ８１
が大きくなる。第５図はその等価回路図である。さらに
、第２図で示した実施例では、そのＡ−Ａ’線に沿った
断面図を第３図トランジスタＱ１のコレクタ領域１に電
極取出し領域として拡散形成される高濃度領域５を広く
形成し、かつこれを覆う絶縁膜８上に広い配線層９を設
けている。したがって、トランジスタＱ１のコレクタ３
と上記配線９間にＭＯ８容量Ｃ１を新たに付加される。
トランジスタＱｌ のコレクタには、これによって、第
５図のように前記ＣＣ３ｌＯ外に０１が付加され、ＣＩ
＋ＣＣ８１＞ＣＣ８１＞００８２゜ＣＣ８３となり、第
５図に示した矢印のループ５３のループ利得に対して大
きな位相余裕が得られる容量値を実現出来る。なお、第
４図で１は基板、２に埋込領域、４に絶縁領域、６にベ
ース領域、７にエミッタ領域である。
５図のように前記ＣＣ３ｌＯ外に０１が付加され、ＣＩ
＋ＣＣ８１＞ＣＣ８１＞００８２゜ＣＣ８３となり、第
５図に示した矢印のループ５３のループ利得に対して大
きな位相余裕が得られる容量値を実現出来る。なお、第
４図で１は基板、２に埋込領域、４に絶縁領域、６にベ
ース領域、７にエミッタ領域である。
ここで、第１図のトランジスタＱ１の大きさに対シて第
２図のトランジスタＱｌ のコレクタに付加される容量
値を同一値に出来る。
２図のトランジスタＱｌ のコレクタに付加される容量
値を同一値に出来る。
また、上述の構成のカレントミラー回路においてはトラ
ンジスタＱ１のエミッタ面積とトランクツタＱｓ のエ
ミッタ面積の比でカレントミラー回路の電流比（第６図
におけるＩ ｒｅｆとＩＣ３の比）が決定され、トラン
ジスタ（ｈ のコレクタ面積とトランジスタＱ３ のコ
レクタ面積は無関係である。
ンジスタＱ１のエミッタ面積とトランクツタＱｓ のエ
ミッタ面積の比でカレントミラー回路の電流比（第６図
におけるＩ ｒｅｆとＩＣ３の比）が決定され、トラン
ジスタ（ｈ のコレクタ面積とトランジスタＱ３ のコ
レクタ面積は無関係である。
以上説明したように、本発明は整合化電流源（Ｍａｔｃ
ｈｅｄ Ｃｕｒｒｅｎｔ ８ｏｕｒｃｅｓ） ｆ構成す
る第１から第３のトランジスタのうちの第１のトランジ
スタのコレクタ領域に容量を付加することによりカレン
トミラー回路の寄生発振を防ぐ効果があり、ｔたレイア
ウトのスペースも新たにＭＯＳコンデンサを形成するよ
りも小さく出来る効果があり、しかもカレントミラー回
路の特性を失なわない。
ｈｅｄ Ｃｕｒｒｅｎｔ ８ｏｕｒｃｅｓ） ｆ構成す
る第１から第３のトランジスタのうちの第１のトランジ
スタのコレクタ領域に容量を付加することによりカレン
トミラー回路の寄生発振を防ぐ効果があり、ｔたレイア
ウトのスペースも新たにＭＯＳコンデンサを形成するよ
りも小さく出来る効果があり、しかもカレントミラー回
路の特性を失なわない。
第１図は本発明の一実施例を示す平面図、第２図は本発
明の他の実施例を示す平面図、第３図は第２図のＡ−Ａ
線に沿った断面図、第４図はｍ１図の等価回路図、第５
図に第２図の等価回路図。 第６図は基本的なカレン）＜ラー回路の回路図である。 Ｑｌ、 Ｑ２． Ｑｓ・・・・・・トランジスタ、ＣＣ
８１，ＣＣ８２゜ＣＣ８３・・・・・くｌレフターサブ
ストレート間容−ｆｉｔ、ＣＩ・・・・・・ＭＯＳコン
デンザ、１．ｒｅｆ・・・・・・基準電流源、Ｖｅｃ
・・・・・・箪沖ηＴ、圧。 ・′−−−ノ、−＼、 代理人 弁理士 内 原 皆（ニー、；、−（′ Ｃｔ ｔ）ｚ ８′ 猶４−口 ８′ 寮夕図 ′宥ら乙−し」
明の他の実施例を示す平面図、第３図は第２図のＡ−Ａ
線に沿った断面図、第４図はｍ１図の等価回路図、第５
図に第２図の等価回路図。 第６図は基本的なカレン）＜ラー回路の回路図である。 Ｑｌ、 Ｑ２． Ｑｓ・・・・・・トランジスタ、ＣＣ
８１，ＣＣ８２゜ＣＣ８３・・・・・くｌレフターサブ
ストレート間容−ｆｉｔ、ＣＩ・・・・・・ＭＯＳコン
デンザ、１．ｒｅｆ・・・・・・基準電流源、Ｖｅｃ
・・・・・・箪沖ηＴ、圧。 ・′−−−ノ、−＼、 代理人 弁理士 内 原 皆（ニー、；、−（′ Ｃｔ ｔ）ｚ ８′ 猶４−口 ８′ 寮夕図 ′宥ら乙−し」
Claims (2)
- （１）少なくとも二つのトランジスタを用いて入力電流
に比例した出力電流を発生するカレントミラー回路を有
する半導体集積回路において、前記二つのトランジスタ
のうち前記入力電流を受けるトランジスタのコレクタ領
域を他方のトランジスタのコレクタ領域よりも大きくし
たことを特徴とする半導体集積回路。 - （２）前記入力電流を受けるトランジスタのコレクタ領
域上を同トランジスタのコレクタ電極とは分離されかつ
絶縁膜によって前記コレクタ領域から分離された導体層
で覆ったことを特徴とする特許請求の範囲第１項記載の
半導 体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159363A JPS6220363A (ja) | 1985-07-18 | 1985-07-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159363A JPS6220363A (ja) | 1985-07-18 | 1985-07-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220363A true JPS6220363A (ja) | 1987-01-28 |
| JPH0587025B2 JPH0587025B2 (ja) | 1993-12-15 |
Family
ID=15692203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159363A Granted JPS6220363A (ja) | 1985-07-18 | 1985-07-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220363A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5978559A (ja) * | 1982-10-27 | 1984-05-07 | Nec Corp | 半導体集積回路 |
-
1985
- 1985-07-18 JP JP60159363A patent/JPS6220363A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5978559A (ja) * | 1982-10-27 | 1984-05-07 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587025B2 (ja) | 1993-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| BRPI9811639B1 (pt) | dispositivos elétricos, oscilador controlado por tensão, e, processo para fabricar um dispositivo elétrico | |
| JPS594175A (ja) | 電界効果半導体装置 | |
| JPH01283863A (ja) | Ｍｏｓ型半導体装置 | |
| JPS6386465A (ja) | 基板にキャパシタを形成する方法 | |
| JPS6220363A (ja) | 半導体集積回路 | |
| JPH01255262A (ja) | Ｍｏｓキャパシタ | |
| JPS63143843A (ja) | 半導体集積回路電源配線装置 | |
| JPS607793A (ja) | 混成集積回路 | |
| US6747523B1 (en) | BiFET voltage controlled oscillator | |
| JPS63153842A (ja) | 半導体装置 | |
| JP3039579B2 (ja) | 半導体集積回路装置 | |
| JPH1117111A (ja) | 半導体集積装置 | |
| JP2003060435A (ja) | Ｌｃ発振回路およびこれを用いたｐｌｌ回路 | |
| JPH1168058A (ja) | 半導体記憶装置 | |
| JPS60254805A (ja) | 電圧制御発振回路 | |
| JPS5921129A (ja) | 半導体集積回路装置 | |
| JPH0982885A (ja) | 半導体装置 | |
| JP2000124473A (ja) | 電圧可変容量を具備した集積回路素子及びこれを用い た電圧制御発振器 | |
| JPH061866B2 (ja) | 増幅回路 | |
| JPS6028393B2 (ja) | 半導体装置 | |
| JPS6052513U (ja) | 直流安定化回路 | |
| JPS6120291A (ja) | 半導体記憶装置 | |
| JPH02113565A (ja) | 半導体集積回路 | |
| JPS6119165B2 (ja) | ||
| JPS58166152U (ja) | Ｐｌｌ位相同期回路の誤動作防止回路 |