JPS5978754U - ステレオ復調回路 - Google Patents

ステレオ復調回路

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JPS5978754U
JPS5978754U JP17357882U JP17357882U JPS5978754U JP S5978754 U JPS5978754 U JP S5978754U JP 17357882 U JP17357882 U JP 17357882U JP 17357882 U JP17357882 U JP 17357882U JP S5978754 U JPS5978754 U JP S5978754U
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output
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大西　雅
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Kenwood KK
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のスイッチング方式のステレオ復調回路の
ブロック図。第２図は本考案の一実施例を示すブロック
図。 １６．２５および２６・・・デジタル掛算器、１７゜２
７および２８・・・デジタルフィルタ、１８・・・演算
回路、１９・・・余弦波演算回路、２０・・・デジタル
信号処理形ＰＬＬ、２１〜２３・・・正弦波演算回路、
２４・・・デジタル加算器。

Claims (1)

  1. 【実用新案登録請求の範囲】 コンポジット信号をＡ／Ｄ変換した入力信号データＡが
    供給されて位相差検出出力データＤを出力するデジタル
    信号処理形ＰＬＬと、該ＰＬＬからの位相差検出出力デ
    ータＤが供給されてコンポジット信号中のパイロット信
    号レベルをＰ１サブキャリヤの角周波数に等しい角周波
    数をω。、コンポジット信号をサンプリングするサンプ
    ルパルス毎に＋１される正の整数をｎ１サンプリングレ
    ートをＴとしたとき、それぞれ−Ｐｓｉｎ（”ｎＴ＋Ｄ
    ）、−十２　　　　　　２ ｓｉｎ（ωｏｎＴ＋　２Ｄ）および−Ｈ−５ｉｎ（ωｏ
    ｎＴ＋　２Ｄ）の演算をする第１、第２および第３の演
    算回路と、前記入力信号データＡと前記第１の演算回路
    の出力信号データとを加算するデジタル加算器と、該デ
    ジタル加算器の出力信号データと前記第２の演算回路の
    出力信号データと掛算をする第１のデジタル掛算器と、
    前記デジタル加算器の出力信号データー′と前記第３９
    演算回路の出力信号データとを掛算　　〜する第２のデ
    ジタル掛算器と、前記第１および第２のデジタル掛算器
    の出力信号データをそれぞれ入力とする第１および第２
    のデジ多ルロ′−パスフィルタとを備えてなることを特
    徴とｊるステレオ−復調回路。
JP17357882U 1982-11-18 1982-11-18 ステレオ復調回路 Granted JPS5978754U (ja)

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JP17357882U JPS5978754U (ja) 1982-11-18 1982-11-18 ステレオ復調回路

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JPS5978754U true JPS5978754U (ja) 1984-05-28
JPS6238362Y2 JPS6238362Y2 (ja) 1987-09-30

Family

ID=30378097

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JP17357882U Granted JPS5978754U (ja) 1982-11-18 1982-11-18 ステレオ復調回路

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62225039A (ja) * 1986-03-27 1987-10-03 Matsushita Electric Ind Co Ltd マルチプレツクス復調装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62225039A (ja) * 1986-03-27 1987-10-03 Matsushita Electric Ind Co Ltd マルチプレツクス復調装置

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JPS6238362Y2 (ja) 1987-09-30

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