JPS6238362Y2 - - Google Patents
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- JPS6238362Y2 JPS6238362Y2 JP17357882U JP17357882U JPS6238362Y2 JP S6238362 Y2 JPS6238362 Y2 JP S6238362Y2 JP 17357882 U JP17357882 U JP 17357882U JP 17357882 U JP17357882 U JP 17357882U JP S6238362 Y2 JPS6238362 Y2 JP S6238362Y2
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- 239000002131 composite material Substances 0.000 claims description 8
- 238000005070 sampling Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000005236 sound signal Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000032683 aging Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
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- Stereo-Broadcasting Methods (AREA)
Description
【考案の詳細な説明】
本考案はFMチユーナに使用するステレオ復調
回路に関し、さらに詳言すればデジタル信号処理
によりコンポジツト信号からステレオ復調出力を
得るデジタル式のステレオ復調回路に関する。
回路に関し、さらに詳言すればデジタル信号処理
によりコンポジツト信号からステレオ復調出力を
得るデジタル式のステレオ復調回路に関する。
（従来技術）
従来のアナログ式のステレオ復調回路は、スイ
ツチング方式のものにおいては第１図に示す如
く、位相比較器１とループフイルタ２と直流増幅
器３と電圧制御発振器４と、1/2分周器５と1/2分
周器６とからなるPLL回路７によつて入力端子１
Ｎに供給されたコンポジツト信号中のパイロツト
信号（以下基準パイロツト信号と記す）に位相同
期した19kHzのパイロツトキヤンセル信号および
基準パイロツト信号に位相同期した正逆位相の
38kHzのスイツチングパルスとを得、パイロツト
キヤンセル回路８においてコンポジツト信号中か
ら基準パイロツト信号を除去し、パイロツトキヤ
ンセル回路８の出力信号と1/2分周器５から出力
された逆相の38kHzスイツチング信号とをアナロ
グ掛算器９において掛算をし、同様にパイロツト
キヤンセル回路８の出力信号と1/2分周器５から
出力された正相の38kHzスイツチング信号とをア
ナログ掛算器１０において掛算をし、掛算器９お
よび１０の出力信号はローパスフイルタ１１およ
び１２を介して出力してステレオ復調していた。
ツチング方式のものにおいては第１図に示す如
く、位相比較器１とループフイルタ２と直流増幅
器３と電圧制御発振器４と、1/2分周器５と1/2分
周器６とからなるPLL回路７によつて入力端子１
Ｎに供給されたコンポジツト信号中のパイロツト
信号（以下基準パイロツト信号と記す）に位相同
期した19kHzのパイロツトキヤンセル信号および
基準パイロツト信号に位相同期した正逆位相の
38kHzのスイツチングパルスとを得、パイロツト
キヤンセル回路８においてコンポジツト信号中か
ら基準パイロツト信号を除去し、パイロツトキヤ
ンセル回路８の出力信号と1/2分周器５から出力
された逆相の38kHzスイツチング信号とをアナロ
グ掛算器９において掛算をし、同様にパイロツト
キヤンセル回路８の出力信号と1/2分周器５から
出力された正相の38kHzスイツチング信号とをア
ナログ掛算器１０において掛算をし、掛算器９お
よび１０の出力信号はローパスフイルタ１１およ
び１２を介して出力してステレオ復調していた。
しかし上記した従来のスイツチング方式のステ
レオ復調回路によるときは、電圧制御発振器の調
整が必要であり、温度、湿度、経年変化等による
ドリフトが発生する欠点があつた。またさらに、
隣接局妨害等の妨害信号を復調するため、ベース
バンドフイルタが必要で分離度が悪化したり、パ
イロツトキヤンセル回路を用いることによつて
Ｓ／Ｎが劣化する欠点があつた。またさらにスイ
ツチング方式のステレオ復調回路においては分離
度が理論的に13dBしかとれず、またサブキヤリ
ヤ（38kHz）の側帯波を除去するためな急峻な特
性のフイルタが必要であり、フイルタ特性のばら
つきにより歪特性、周波数特性およびＳ／Ｎ特が
悪化する欠点があつた。
レオ復調回路によるときは、電圧制御発振器の調
整が必要であり、温度、湿度、経年変化等による
ドリフトが発生する欠点があつた。またさらに、
隣接局妨害等の妨害信号を復調するため、ベース
バンドフイルタが必要で分離度が悪化したり、パ
イロツトキヤンセル回路を用いることによつて
Ｓ／Ｎが劣化する欠点があつた。またさらにスイ
ツチング方式のステレオ復調回路においては分離
度が理論的に13dBしかとれず、またサブキヤリ
ヤ（38kHz）の側帯波を除去するためな急峻な特
性のフイルタが必要であり、フイルタ特性のばら
つきにより歪特性、周波数特性およびＳ／Ｎ特が
悪化する欠点があつた。
また一方、サンプリングホールド方式のステレ
オ復調回路もある。この場合にはサンプリング周
波数が低いため周波数特性が劣化する欠点があつ
た。
オ復調回路もある。この場合にはサンプリング周
波数が低いため周波数特性が劣化する欠点があつ
た。
（考案の目的）
本考案は上記にかんがみなされたもので、上記
の欠点を解消して、電圧制御発振器の調整が不要
であり、分離度が無限大であり、周波数特性は平
坦であり、妨害波の発生のないステレオ復調回路
を提供することを目的とする。
の欠点を解消して、電圧制御発振器の調整が不要
であり、分離度が無限大であり、周波数特性は平
坦であり、妨害波の発生のないステレオ復調回路
を提供することを目的とする。
以下、本考案を実施例により説明する。
（本考案の一実施例の構成）
第１図は本考案の一実施例を示すブロツク図で
ある。
ある。
２０はデジタル掛算器１６、デジタルフイルタ
１７、演算回路１８および余弦波演算回路１９か
らなるデジタル信号処理形PLLであつて、コンポ
ジツト信号をＡ／Ｄ変換した入力信号データＡ中
の基準パイロツト信号と余弦波演算回路１９の出
力信号データＥとの位相差に対応した位相差検出
出力データＤを出力する。
１７、演算回路１８および余弦波演算回路１９か
らなるデジタル信号処理形PLLであつて、コンポ
ジツト信号をＡ／Ｄ変換した入力信号データＡ中
の基準パイロツト信号と余弦波演算回路１９の出
力信号データＥとの位相差に対応した位相差検出
出力データＤを出力する。
デジタル信号処理形PLL２０の出力は正弦波演
算回路２１〜２３に供給する。正弦波演算回路２
１はQsin（ω０／２nT＋Ｄ）の演算を、正弦波演算回 路２２は１／２＋sin（ω0nT＋2D）の演算を、正弦波 演算回路２３は１／２−sin（ω0nT＋2D）の演算を行 なう。ここで、ω０は余弦波演算回路１９のフリ
ーラン角周波数であつて、サブキヤリヤの角周波
数ωs（＝２π・38000）に等しく設定してある。
算回路２１〜２３に供給する。正弦波演算回路２
１はQsin（ω０／２nT＋Ｄ）の演算を、正弦波演算回 路２２は１／２＋sin（ω0nT＋2D）の演算を、正弦波 演算回路２３は１／２−sin（ω0nT＋2D）の演算を行 なう。ここで、ω０は余弦波演算回路１９のフリ
ーラン角周波数であつて、サブキヤリヤの角周波
数ωs（＝２π・38000）に等しく設定してある。
入力信号Ａと正弦波演算回路２１の出力データ
とはデジタル加算器２４で加算し、デジタル加算
器２４の出力データと正弦波演算回路２２の出力
データとはデジタル掛算器２５で掛算し、デジタ
ル加算器２４の出力データと正弦波演算回路２３
の出力データとはデジタル掛算器２６で掛算す
る。デジタル掛算器２５および２６の出力データ
はそれぞれ各別にデジタルローパスフイルタ２７
および２８を介して出力する。
とはデジタル加算器２４で加算し、デジタル加算
器２４の出力データと正弦波演算回路２２の出力
データとはデジタル掛算器２５で掛算し、デジタ
ル加算器２４の出力データと正弦波演算回路２３
の出力データとはデジタル掛算器２６で掛算す
る。デジタル掛算器２５および２６の出力データ
はそれぞれ各別にデジタルローパスフイルタ２７
および２８を介して出力する。
（考案の一実施例の作用）
以上の如く構成した本考案の一実施例におい
て、入力端子１N-1にはコンポジツト信号をＡ／
Ｄ変換した入力信号データＡが供給される。
て、入力端子１N-1にはコンポジツト信号をＡ／
Ｄ変換した入力信号データＡが供給される。
入力信号データＡは次式で表わされる。
Ａ＝（Ｌ＋Ｒ）＋（Ｌ−Ｒ）sinωSnT
＋PsinωＳ／２nT
ここでＬは左チヤンネル音声信号で、Ｌ＝lsin
（ωLnT＋αL）を、Ｒは右チヤンネル音声信号
で、Ｒ＝ｒ sin（ωRnT＋αR）を示し、ｌ，
ｒ，ωL，ωR，αL，αRはそれぞれ左チヤンネル
音声信号、右チヤンネル音声信号の振幅、角周波
数、位相を示している。またＴはサンプリングレ
ート、ｎは正の整数でサンプリングクロツク毎に
＋１される。Ｐはパイロツト信号レベルである。
（ωLnT＋αL）を、Ｒは右チヤンネル音声信号
で、Ｒ＝ｒ sin（ωRnT＋αR）を示し、ｌ，
ｒ，ωL，ωR，αL，αRはそれぞれ左チヤンネル
音声信号、右チヤンネル音声信号の振幅、角周波
数、位相を示している。またＴはサンプリングレ
ート、ｎは正の整数でサンプリングクロツク毎に
＋１される。Ｐはパイロツト信号レベルである。
余弦波演算回路１９は、デジタル信号処理形
PLLの位相差検出出力データすなわち演算回路１
８の出力信号データＤから引数ω０／２nT＋Ｄをもつ て演算し余弦波のデータを出力する。したがつて
余弦波演算回路１９の出力データＥは Ｅ＝cos（ω０／２nT＋Ｄ） で表わされる。ここでω０＝ωSに設定してあ
る。
PLLの位相差検出出力データすなわち演算回路１
８の出力信号データＤから引数ω０／２nT＋Ｄをもつ て演算し余弦波のデータを出力する。したがつて
余弦波演算回路１９の出力データＥは Ｅ＝cos（ω０／２nT＋Ｄ） で表わされる。ここでω０＝ωSに設定してあ
る。
したがつてデジタル掛算器１６の出力データＢ
は Ｂ＝Ａ×Ｅ＝〔（Ｌ＋Ｒ）＋（Ｌ−Ｒ）sinωSnT ＋PsinωＳ／２nT〕cos（ω０／２nT＋Ｄ） ＝（Ｌ＋Ｒ）cos（ω０／２nT＋Ｄ） ＋（Ｌ−Ｒ）１／２sin〔（ωS＋ω０／２）nT＋Ｄ
〕 ＋（Ｌ−Ｒ）１／２〔（ωS−ω０／２nT）−Ｄ〕 ＋Ｐ１／２sin〔（ωＳ／２＋ω０／２）nT＋Ｄ〕 ＋Ｐ１／２sin〔（ωＳ／２−ω０／２）nT−Ｄ〕 となる。
は Ｂ＝Ａ×Ｅ＝〔（Ｌ＋Ｒ）＋（Ｌ−Ｒ）sinωSnT ＋PsinωＳ／２nT〕cos（ω０／２nT＋Ｄ） ＝（Ｌ＋Ｒ）cos（ω０／２nT＋Ｄ） ＋（Ｌ−Ｒ）１／２sin〔（ωS＋ω０／２）nT＋Ｄ
〕 ＋（Ｌ−Ｒ）１／２〔（ωS−ω０／２nT）−Ｄ〕 ＋Ｐ１／２sin〔（ωＳ／２＋ω０／２）nT＋Ｄ〕 ＋Ｐ１／２sin〔（ωＳ／２−ω０／２）nT−Ｄ〕 となる。
デジタルフイルタ１７の出力データＣは、デジ
タルフイルタ１７による位相遅れをθとすると、
高周波成分は除かれて、 Ｃ＝Ｐ１／２sin〔（ωＳ／２−ω０／２）nT−Ｄ＋
θ〕 で表わされる。
タルフイルタ１７による位相遅れをθとすると、
高周波成分は除かれて、 Ｃ＝Ｐ１／２sin〔（ωＳ／２−ω０／２）nT−Ｄ＋
θ〕 で表わされる。
いまωS＝ω０としているため、出力信号デー
タＣは非常に低周波であり、位相遅れθも殆んど
無く無視できる。したがつて出力データＣは Ｃ＝Ｐ１／２（−Ｄ）＝−PD／２ となる。
タＣは非常に低周波であり、位相遅れθも殆んど
無く無視できる。したがつて出力データＣは Ｃ＝Ｐ１／２（−Ｄ）＝−PD／２ となる。
演算回路１８は古い出力信号データＤの値に
（2KC）を加える演算回路であり、演算回路１８
の新しい出力信号データＤは、 Ｄ＝Ｄ＋2KC である。ここでＫは定数であり、パイロツト信号
レベルに対応してたとえば外部に設けたデイツプ
スイツチ等で与えられる。いまＫ＝１／Ｐに設定して ある。
（2KC）を加える演算回路であり、演算回路１８
の新しい出力信号データＤは、 Ｄ＝Ｄ＋2KC である。ここでＫは定数であり、パイロツト信号
レベルに対応してたとえば外部に設けたデイツプ
スイツチ等で与えられる。いまＫ＝１／Ｐに設定して ある。
したがつてＤ＝Ｄ＋２・１／Ｐ・（−ＰＤ／２）
＝Ｄ＋（−Ｄ）
＝０
となる。このことより、ステレオ復調回路の起動
時には、余弦波演算回路１９の出力信号データＥ
は入力信号データＡに対してＤの位相差を有する
が、時間の経過によりＤ＝０すなわち位相が入力
信号データＡに対して同期した状態になる。ここ
でＤ＝０を以下、Ｄ*で示す。
時には、余弦波演算回路１９の出力信号データＥ
は入力信号データＡに対してＤの位相差を有する
が、時間の経過によりＤ＝０すなわち位相が入力
信号データＡに対して同期した状態になる。ここ
でＤ＝０を以下、Ｄ*で示す。
ついで、デジタル信号処理形PLLが同期した状
態になつた以降について説明する。
態になつた以降について説明する。
正弦波演算回路２１は演算回路１８の出力デー
タＤにもとづいて、Qsin（ω０／２nT＋Ｄ）の演算を 行なうが、ＤはＤ*で“０”であるために正弦波
演算回路２１の出力データＦは Ｆ＝Qsin（ω０／２nT） となる。
タＤにもとづいて、Qsin（ω０／２nT＋Ｄ）の演算を 行なうが、ＤはＤ*で“０”であるために正弦波
演算回路２１の出力データＦは Ｆ＝Qsin（ω０／２nT） となる。
また同様に正弦波演算回路２２の出力データ
G1、正弦波演算回路２３の出力データG2はそれ
ぞれ G1＝１／２＋sin（ω0nT＋2D*） →１／２＋sin（ω0nT） G2＝１／２−sin（ω0nT＋2D*） →１／２−sin（ω0nT） となる。
G1、正弦波演算回路２３の出力データG2はそれ
ぞれ G1＝１／２＋sin（ω0nT＋2D*） →１／２＋sin（ω0nT） G2＝１／２−sin（ω0nT＋2D*） →１／２−sin（ω0nT） となる。
ここでＱはＱ＝−Ｐとなるように与える定数で
あつて、外部に設けたデイツプスイツチ等で初期
設定される。
あつて、外部に設けたデイツプスイツチ等で初期
設定される。
そこでデジタル加算器２４の出力信号データＨ
は Ｈ＝Ａ＋Ｆ ＝（Ｌ＋Ｒ）＋（Ｌ−Ｒ）sinωSnT ＋PsinωＳ／２nT ＋Qsin（ω０／２nT） ＝（Ｌ＋Ｒ）＋（Ｌ＋Ｒ）sinωSnT ここでＱ＝−Ｐ，ω０＝ωSである。
は Ｈ＝Ａ＋Ｆ ＝（Ｌ＋Ｒ）＋（Ｌ−Ｒ）sinωSnT ＋PsinωＳ／２nT ＋Qsin（ω０／２nT） ＝（Ｌ＋Ｒ）＋（Ｌ＋Ｒ）sinωSnT ここでＱ＝−Ｐ，ω０＝ωSである。
したがつて出力信号データＨからも明らかな如
く、デジタル加算器２４によつて基準パイロツト
信号は完全に打消される。
く、デジタル加算器２４によつて基準パイロツト
信号は完全に打消される。
デジタル加算器２４の出力信号データＨは、デ
ジタル掛算器２５および２６において正弦波演算
回路２２の出力信号データG1と正弦波演算回路
２３の出力信号データG2とそれぞれ掛算され
る。
ジタル掛算器２５および２６において正弦波演算
回路２２の出力信号データG1と正弦波演算回路
２３の出力信号データG2とそれぞれ掛算され
る。
したがつてデジタル掛算器２５および２６の出
力信号データI1およびI2は I1＝Ｈ×G1＝〔（Ｌ＋Ｒ） ＋（Ｌ−Ｒ）sinωSnT〕 ×〔１／２＋sinω0nT〕 ＝１／２（Ｌ＋Ｒ）＋１／２（Ｌ−Ｒ）sinωSnT ＋（Ｌ＋Ｒ）sinω0nT −１／２（Ｌ−Ｒ）cos（ωS＋ω０）nT ＋１／２（Ｌ−Ｒ）cos（ωS−ω０）nT いま、ωS＝ω０のために I1＝Ｌ＋１／２（3L＋Ｒ）sinωSnT −１／２（Ｌ−Ｒ）cos2ωSnT となる。
力信号データI1およびI2は I1＝Ｈ×G1＝〔（Ｌ＋Ｒ） ＋（Ｌ−Ｒ）sinωSnT〕 ×〔１／２＋sinω0nT〕 ＝１／２（Ｌ＋Ｒ）＋１／２（Ｌ−Ｒ）sinωSnT ＋（Ｌ＋Ｒ）sinω0nT −１／２（Ｌ−Ｒ）cos（ωS＋ω０）nT ＋１／２（Ｌ−Ｒ）cos（ωS−ω０）nT いま、ωS＝ω０のために I1＝Ｌ＋１／２（3L＋Ｒ）sinωSnT −１／２（Ｌ−Ｒ）cos2ωSnT となる。
同様に
I2＝Ｒ−１／２（3R＋Ｌ）sinωSnT
＋１／２（Ｌ−Ｒ）cos2ωSnT
となる。
デジタル掛算器２５，２６の出力信号データ
I1，I2はデジタルローパスフイルタ２７，２８を
介してそれぞれ出力されるために、デジタルフイ
ルタ２７，２８において、出力信号データI1，I2
の高周波成分は除去されることになり、デジタル
ローパスフイルタ２７，２８の出力信号データ
J1，J2は J1＝Ｌ J2＝Ｒ となつて、ステレオ復調されることになる。
I1，I2はデジタルローパスフイルタ２７，２８を
介してそれぞれ出力されるために、デジタルフイ
ルタ２７，２８において、出力信号データI1，I2
の高周波成分は除去されることになり、デジタル
ローパスフイルタ２７，２８の出力信号データ
J1，J2は J1＝Ｌ J2＝Ｒ となつて、ステレオ復調されることになる。
なお、ここでフリーラン角周波数ω０、その1/
2のω０／２およびサンプリングレートＴは予めROM に記憶させておいて、余弦波演算回路１９、正弦
波演算回路２１〜２３に出力すればよい。
2のω０／２およびサンプリングレートＴは予めROM に記憶させておいて、余弦波演算回路１９、正弦
波演算回路２１〜２３に出力すればよい。
また基準パイロツト信号レベルは国によつて異
なるため、前記した如くデイツプスイツチ等によ
り与えるようにして変更を可能としている。
なるため、前記した如くデイツプスイツチ等によ
り与えるようにして変更を可能としている。
またさらに、正弦波演算回路２２および２４、
は演算速度を早めれば時分割によつて１個ですま
すことも可能である。またデジタルローパスフイ
ルタ２７および２８についても同様である。
は演算速度を早めれば時分割によつて１個ですま
すことも可能である。またデジタルローパスフイ
ルタ２７および２８についても同様である。
（考案の効果）
以上説明した如く本考案によれば、ステレオ復
調回路がすべてデジタルデータの処理で行なつた
ために、ドリフトの発生は無くなり、かつ無限大
の分離度が得られる。
調回路がすべてデジタルデータの処理で行なつた
ために、ドリフトの発生は無くなり、かつ無限大
の分離度が得られる。
またさらに、電圧制御発振器の調整は不要であ
り、かつスイツチングを行なわないために妨害波
の発生が無い効果も得られる。
り、かつスイツチングを行なわないために妨害波
の発生が無い効果も得られる。
さらに、処理データのビツト数を増すことによ
りＳ／Ｎはよくなり、かつサンプリングホールド
方式の如くサンプリングレートが低くないためよ
り平坦な周波数特性が得られる。
りＳ／Ｎはよくなり、かつサンプリングホールド
方式の如くサンプリングレートが低くないためよ
り平坦な周波数特性が得られる。
また、集積回路化によつて小型化、省エネルギ
化が可能である。
化が可能である。
第１図は従来のスイツチング方式のステレオ復
調回路のブロツク図。第２図は本考案の一実施例
を示すブロツク図。 １６，２５および２６……デジタル掛算器、１
７，２７および２８……デジタルフイルタ、１８
……演算回路、１９……余弦波演算回路、２０…
…デジタル信号処理形PLL、２１〜２３……正弦
波演算回路、２４……デジタル加算器。
調回路のブロツク図。第２図は本考案の一実施例
を示すブロツク図。 １６，２５および２６……デジタル掛算器、１
７，２７および２８……デジタルフイルタ、１８
……演算回路、１９……余弦波演算回路、２０…
…デジタル信号処理形PLL、２１〜２３……正弦
波演算回路、２４……デジタル加算器。
Claims (1)
- 【実用新案登録請求の範囲】 コンポジツト信号をＡ／Ｄ変換した入力信号デ
ータＡが供給されて位相差検出出力データＤを出
力するデジタル信号処理形PLLと、該PLLからの
位相差検出出力データＤが供給されてコンポジツ
ト信号中のパイロツト信号レベルをＰ、サブキヤ
リヤの角周波数に等しい角周波数をω０、コンポ
ジツト信号をサンプリングするサンプルパルス毎
に＋１される正の整数をｎ、サンプリングレート
をＴとしたとき、それぞれ−Psin（ω０／２nT＋ Ｄ）、１／２＋sin（ω0nT＋2D）および１／２−sin（
ω0nT ＋2D）の演算をする第１、第２および第３の演
算回路と、前記入力信号データＡと前記第１の演
算回路の出力信号データとを加算するデジタル加
算器と、該デジタル加算器の出力信号データと前
記第２の演算回路の出力信号データと掛算をする
第１のデジタル掛算器と、前記デジタル加算器の
出力信号データと前記第３の演算回路の出力信号
データとを掛算する第２のデジタル掛算器と、前
記第１および第２のデジタル掛算器の出力信号デ
ータをそれぞれ入力とする第１および第２のデジ
タルローパスフイルタとを備えてなることを特徴
とするステレオ復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17357882U JPS5978754U (ja) | 1982-11-18 | 1982-11-18 | ステレオ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17357882U JPS5978754U (ja) | 1982-11-18 | 1982-11-18 | ステレオ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5978754U JPS5978754U (ja) | 1984-05-28 |
| JPS6238362Y2 true JPS6238362Y2 (ja) | 1987-09-30 |
Family
ID=30378097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17357882U Granted JPS5978754U (ja) | 1982-11-18 | 1982-11-18 | ステレオ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978754U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683160B2 (ja) * | 1986-03-27 | 1994-10-19 | 松下電器産業株式会社 | マルチプレツクス復調装置 |
-
1982
- 1982-11-18 JP JP17357882U patent/JPS5978754U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5978754U (ja) | 1984-05-28 |
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