JPS598070A - メモリ−アクセス回路 - Google Patents
メモリ−アクセス回路Info
- Publication number
- JPS598070A JPS598070A JP11607582A JP11607582A JPS598070A JP S598070 A JPS598070 A JP S598070A JP 11607582 A JP11607582 A JP 11607582A JP 11607582 A JP11607582 A JP 11607582A JP S598070 A JPS598070 A JP S598070A
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- JP
- Japan
- Prior art keywords
- memory
- bit
- input
- circuit
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、８ビット単位及び１６ビツト単位のデータ転
送機能と１６本のアドレスラインを有する汎用１６ビツ
トマイクロプロセノザと１６個以上の６４キロビツトダ
イナミンクＲＡ Ｍから成るメモリ一群とで構成さノす
るメモリーアクセス回路に関するものである。
送機能と１６本のアドレスラインを有する汎用１６ビツ
トマイクロプロセノザと１６個以上の６４キロビツトダ
イナミンクＲＡ Ｍから成るメモリ一群とで構成さノす
るメモリーアクセス回路に関するものである。
汎用１６ビツトマイクロプロセツサをＣＰＵとするメモ
リー回路素子としては、スタティックＲＡＭに比べて大
容量で実装効率の良いダイナミックＲＡＭが数多く使用
さねている。ＣＰＵの直接アドレス可能な容険全てを内
部メモリーとして使用する場合、最近では１６キロビツ
トダイナミツクＲＡＭに対して同一の大きさで４倍の容
量をもつ６４キロビットダイナミックＲＡＭ （以下６
４ＫＤ−ＲＡＭと略す）が使用できるようになっただめ
、装置の小型化を図る上で、この６４ＫＤ−ＲＡＭによ
るメモリー構成にすることは効果的である。
リー回路素子としては、スタティックＲＡＭに比べて大
容量で実装効率の良いダイナミックＲＡＭが数多く使用
さねている。ＣＰＵの直接アドレス可能な容険全てを内
部メモリーとして使用する場合、最近では１６キロビツ
トダイナミツクＲＡＭに対して同一の大きさで４倍の容
量をもつ６４キロビットダイナミックＲＡＭ （以下６
４ＫＤ−ＲＡＭと略す）が使用できるようになっただめ
、装置の小型化を図る上で、この６４ＫＤ−ＲＡＭによ
るメモリー構成にすることは効果的である。
６４ＫＤ−ＲＡＭを使用した従来のメモリーアクセス回
路を第１図に示す。すなわち、８ヒツトのメモリーアド
レス供給器２の一方の入力群には汎用１６ビツ） ＣＰ
Ｕ １の最下位１ビツトを除く下位８ビットアドレス信
号４が、他方の入力群には上位７ビツトアドレス信号５
が接続され入力１ビツト６は接地さｉｌでいる。汎用１
６ビツ）ＣＰＵ１の最下位ビットアドレス信号は６４Ｋ
Ｄ−ＲＡＭメモリ一群６へのデータ書込み信号発生回路
の入力信号の１つとして使用している。まだ汎用１６ビ
ツトＣＰＵ１のメモリー操作サイクル係号７は６４ＫＤ
−ＲＡＭメモリ一群６の横列アドレス選択端子９に接続
されている。メモリーアクセス時には、最初に横列アド
レスとして下位８ビットアドレス信号４が実際のメモリ
一群のアドレス信号８として与えられ、次に縦列アドレ
スとして上位７ビツトアドレス信号５及び接地（言号が
メモリ一群のアドレス信号８としてｊ：ｊえらえ１て６
４ Ｋ、Ｄ −ＲＡＭをアクセスする。ところが汎用１
６ピソｈＣＰＵ１は８ビット単位（バイト）のメモリー
アクセスかできるように、バイト単位を１つの番地とし
て１６本のアドレスラインを割付けているので、最大の
メモリーアドレスでも横列アドレスがＦＦＨ，縦列アド
レスが７ＦＩ（となり、６４ＫＤ−ＲＡＭ自身の縦列ア
ドレス範囲８０ｎ＝ＦＦＨの番地はアクセスできなかっ
た。
路を第１図に示す。すなわち、８ヒツトのメモリーアド
レス供給器２の一方の入力群には汎用１６ビツ） ＣＰ
Ｕ １の最下位１ビツトを除く下位８ビットアドレス信
号４が、他方の入力群には上位７ビツトアドレス信号５
が接続され入力１ビツト６は接地さｉｌでいる。汎用１
６ビツ）ＣＰＵ１の最下位ビットアドレス信号は６４Ｋ
Ｄ−ＲＡＭメモリ一群６へのデータ書込み信号発生回路
の入力信号の１つとして使用している。まだ汎用１６ビ
ツトＣＰＵ１のメモリー操作サイクル係号７は６４ＫＤ
−ＲＡＭメモリ一群６の横列アドレス選択端子９に接続
されている。メモリーアクセス時には、最初に横列アド
レスとして下位８ビットアドレス信号４が実際のメモリ
一群のアドレス信号８として与えられ、次に縦列アドレ
スとして上位７ビツトアドレス信号５及び接地（言号が
メモリ一群のアドレス信号８としてｊ：ｊえらえ１て６
４ Ｋ、Ｄ −ＲＡＭをアクセスする。ところが汎用１
６ピソｈＣＰＵ１は８ビット単位（バイト）のメモリー
アクセスかできるように、バイト単位を１つの番地とし
て１６本のアドレスラインを割付けているので、最大の
メモリーアドレスでも横列アドレスがＦＦＨ，縦列アド
レスが７ＦＩ（となり、６４ＫＤ−ＲＡＭ自身の縦列ア
ドレス範囲８０ｎ＝ＦＦＨの番地はアクセスできなかっ
た。
以上のように、従来の汎用１６ビノトマイクロブロセノ
ザをＣＰＵとするメモリーアクセス回路で口、６４Ｋｒ
）−ＲＡＭを１６個使用すル、！＝、メモリー容量か６
４にワード（１２８にバイ）・）となるにも拘らず、実
際ＣＰＵかアクセスしているのは６４にバイトたけて、
残りの６４にバイトは無駄になっていた３１寸だ、プロ
クラム容置に比へてデータ処理量の大きいシステムや、
あらかしめ用意さハだ参照データ等を次々に使って計算
する／ステムでｄ、６４にバイトのメモリー容量にデー
タを収容しきノ１なくなる場合、メモリー容量の不足を
補うだめに、一定訃のデータ処理ごとに、処理結果をフ
ロッピィディスクに移したり参照データをフロッピィデ
ィスクから読み出して使用するなどの操作が必要となる
だめ、特にデータの実時間処理を要するシステムでは、
この操作時間が大きな負担になり、システム性能の向上
を妨げるという欠点があった。
ザをＣＰＵとするメモリーアクセス回路で口、６４Ｋｒ
）−ＲＡＭを１６個使用すル、！＝、メモリー容量か６
４にワード（１２８にバイ）・）となるにも拘らず、実
際ＣＰＵかアクセスしているのは６４にバイトたけて、
残りの６４にバイトは無駄になっていた３１寸だ、プロ
クラム容置に比へてデータ処理量の大きいシステムや、
あらかしめ用意さハだ参照データ等を次々に使って計算
する／ステムでｄ、６４にバイトのメモリー容量にデー
タを収容しきノ１なくなる場合、メモリー容量の不足を
補うだめに、一定訃のデータ処理ごとに、処理結果をフ
ロッピィディスクに移したり参照データをフロッピィデ
ィスクから読み出して使用するなどの操作が必要となる
だめ、特にデータの実時間処理を要するシステムでは、
この操作時間が大きな負担になり、システム性能の向上
を妨げるという欠点があった。
本発明は、前記問題点を解消するもので、従来利用さね
てい々かったメモリー容量の有効利用を図ることにより
、システムのデータ処理能力、性能向上を実現するメモ
リーアクセス回路を提供するものであり、以下、本発明
の一実施例を第２図によって説明する。尚、第１図のも
のと同一構成については同一符号を付して説明する。
てい々かったメモリー容量の有効利用を図ることにより
、システムのデータ処理能力、性能向上を実現するメモ
リーアクセス回路を提供するものであり、以下、本発明
の一実施例を第２図によって説明する。尚、第１図のも
のと同一構成については同一符号を付して説明する。
第２図は、本発明によるメモリー回路の一実施例を示す
回路図である。汎用１６ビツ） ＣＰＵ１のアドレスラ
インの最下位ビットを除いた下位８ビットアドレス信号
４は８ビツトのメモリーアドレス供給器２の一方の入力
群に接続され、他方の入力群には汎用１６ビツトＣＰＵ
１のアドレスラインの上位７ビツトアトレス信号５と汎
用１６ビソトＣＰＵ１の入出力操作ザイクル信号７か接
続されている。メモリーアドレス供給器２の切替極性に
よりその出力には、メモリー楊列アドレス供給時に、下
位８ビットアドレス信号４か現われ、メモリー縦列アド
レス供給時に、上位７ビツトアトレス信号５と入出力操
作サイクル信号７が現わねてメモリ一群乙の指定番地を
法定する。ここで入出力操作サイクル信号７は汎用１６
ビツトｃＰＵ１が入出力操作ザイクル状態にある時は論
理レベル１を示し７、そわ以外の時ｄ論理レベルＯを示
す、比較器１１の一方の入力群には上位７ヒソトアトレ
ス信号５のうち最上位側６ビツトアトレス信号１ろか接
続さ第１、他方の入力群は接地、されており、出力信号
１４として２つの入力群か一致したときたけ論理レベル
０がＳｌわわる。論理判定回路１２け５つの入力端子（
Ａ、 Ｂ、 Ｃ）を有し、Ａ入力端子に１は、メモリー
操作サイクル時のみ論理レベル０になるメモリー操作サ
イクル信号７を、Ｂ入力端子には、入出力操作サイクル
信号７を、Ｃ入力端子には、比較器１１の出力信号１４
をそれぞれ接続させており、メモリ一群６の横列アドレ
ス選択端子９に接続されている論理判定回路１２の出力
にはＡ、 Ｂ。
回路図である。汎用１６ビツ） ＣＰＵ１のアドレスラ
インの最下位ビットを除いた下位８ビットアドレス信号
４は８ビツトのメモリーアドレス供給器２の一方の入力
群に接続され、他方の入力群には汎用１６ビツトＣＰＵ
１のアドレスラインの上位７ビツトアトレス信号５と汎
用１６ビソトＣＰＵ１の入出力操作ザイクル信号７か接
続されている。メモリーアドレス供給器２の切替極性に
よりその出力には、メモリー楊列アドレス供給時に、下
位８ビットアドレス信号４か現われ、メモリー縦列アド
レス供給時に、上位７ビツトアトレス信号５と入出力操
作サイクル信号７が現わねてメモリ一群乙の指定番地を
法定する。ここで入出力操作サイクル信号７は汎用１６
ビツトｃＰＵ１が入出力操作ザイクル状態にある時は論
理レベル１を示し７、そわ以外の時ｄ論理レベルＯを示
す、比較器１１の一方の入力群には上位７ヒソトアトレ
ス信号５のうち最上位側６ビツトアトレス信号１ろか接
続さ第１、他方の入力群は接地、されており、出力信号
１４として２つの入力群か一致したときたけ論理レベル
０がＳｌわわる。論理判定回路１２け５つの入力端子（
Ａ、 Ｂ、 Ｃ）を有し、Ａ入力端子に１は、メモリー
操作サイクル時のみ論理レベル０になるメモリー操作サ
イクル信号７を、Ｂ入力端子には、入出力操作サイクル
信号７を、Ｃ入力端子には、比較器１１の出力信号１４
をそれぞれ接続させており、メモリ一群６の横列アドレ
ス選択端子９に接続されている論理判定回路１２の出力
にはＡ、 Ｂ。
Ｃ入力端子が（０，Ｘ、Ｘ）又は（１，１，１）の時に
のみ、論理レベル０が現われる（注、Ｘ記号は・・１・
・又は・・０・・を示す）。つ捷り、汎用１６ビツ）Ｃ
ＰＵ１がメモリー操作サイクル状態のときはメモリ一群
６は必ずアクセス可能に々す、入出力操作サイクル状態
のときは、入出力アトレス範囲に制約をつけた上でアク
セス可能に々っている。
のみ、論理レベル０が現われる（注、Ｘ記号は・・１・
・又は・・０・・を示す）。つ捷り、汎用１６ビツ）Ｃ
ＰＵ１がメモリー操作サイクル状態のときはメモリ一群
６は必ずアクセス可能に々す、入出力操作サイクル状態
のときは、入出力アトレス範囲に制約をつけた上でアク
セス可能に々っている。
以上のように汎用１６ビツ）ＣＰＵ１がメモリー操作サ
イクルの場合は、横列アドレスは０〜ＦＦ”Ｈ縦列アド
レスは０〜７ＦＨまで可変であるから６４にバイト（０
〜７ＦＦＦＨワード）の容量をアクセセスできる。捷だ
汎用１６ビツ）ＣＰＵ１が入出力操作サイクルの場合は
、横列アドレスはＤ〜ＦＦＨ。
イクルの場合は、横列アドレスは０〜ＦＦ”Ｈ縦列アド
レスは０〜７ＦＨまで可変であるから６４にバイト（０
〜７ＦＦＦＨワード）の容量をアクセセスできる。捷だ
汎用１６ビツ）ＣＰＵ１が入出力操作サイクルの場合は
、横列アドレスはＤ〜ＦＦＨ。
縦列アドレスは８０Ｈ−ＦＦＨまで可変であるが、比較
器１１の制御により、縦列アドレスか８０Ｈ，。
器１１の制御により、縦列アドレスか８０Ｈ，。
８１Ｈの時にはメモリ一群６の横列アドレス選択端子９
に非選択信号を与える。これは汎用１６ビツトが外部に
必要とする入出力ボートにこの範囲の入出力アトレスを
割当てるためである。そハ、故汎用１６ヒツ）ＣＰＵ１
かメモリ一群乙に対してメモリー操作命令でアクセスで
きる容量は６４にハイド、入出力操作命令てアクセスで
きる容量は６５にバイトとなり、泪１２７ Ｋバイトの
容量を通常のメモリー操作又は入出力操作てアクセスで
きる。
に非選択信号を与える。これは汎用１６ビツトが外部に
必要とする入出力ボートにこの範囲の入出力アトレスを
割当てるためである。そハ、故汎用１６ヒツ）ＣＰＵ１
かメモリ一群乙に対してメモリー操作命令でアクセスで
きる容量は６４にハイド、入出力操作命令てアクセスで
きる容量は６５にバイトとなり、泪１２７ Ｋバイトの
容量を通常のメモリー操作又は入出力操作てアクセスで
きる。
以上、詳し２〈説明したように、本発明によれば従来に
比べて比較器、論理回路を各々１個追加したたけて、Ｃ
ＰＵの活用できるメモリー飴域は約６４にバイト分増加
し、まだこの増加メモリー領域とのデータ転送は、ＣＰ
Ｕの通常の入出力命令にて実行でき、プログラム構成が
簡略化さノするとともに、システムの性能向上を図るこ
とができる効果を有するものである。
比べて比較器、論理回路を各々１個追加したたけて、Ｃ
ＰＵの活用できるメモリー飴域は約６４にバイト分増加
し、まだこの増加メモリー領域とのデータ転送は、ＣＰ
Ｕの通常の入出力命令にて実行でき、プログラム構成が
簡略化さノするとともに、システムの性能向上を図るこ
とができる効果を有するものである。
第１図は従来のメモリーアクセス回路例を示す回路図、
第２図は本発明によるメモリーアクセス回路の一実施例
を示す回路図である。 １７／を用１６ビツトＣＰＵ ２ メモリーアドレス供給器 ６・６４ＫＤ−ＲＡＭメモリ一群 ４・・・下位８ビットアドレス信号 ５ ・上位７ビツトアドレス信号 ６ 入力端子群の１ビツト ７ メモリー操作サイクル信号 ８・・メモリーアドレス信号 ９・横列アドレス選択端子 １０・入出力操作サイクル信号 １１・・・比 較 器 １２ 論理判定回路１３
・・最上位側６ビツトアドレス信号１４ 比較器出力信
号 特許出願人 日本電気株式会社 代 理 人 弁理士 菅 野 中 イ
第２図は本発明によるメモリーアクセス回路の一実施例
を示す回路図である。 １７／を用１６ビツトＣＰＵ ２ メモリーアドレス供給器 ６・６４ＫＤ−ＲＡＭメモリ一群 ４・・・下位８ビットアドレス信号 ５ ・上位７ビツトアドレス信号 ６ 入力端子群の１ビツト ７ メモリー操作サイクル信号 ８・・メモリーアドレス信号 ９・横列アドレス選択端子 １０・入出力操作サイクル信号 １１・・・比 較 器 １２ 論理判定回路１３
・・最上位側６ビツトアドレス信号１４ 比較器出力信
号 特許出願人 日本電気株式会社 代 理 人 弁理士 菅 野 中 イ
Claims (1)
- （１）８ビット単位及び１６ビツト単位のデータ転送機
能と１６本のアドレスラインを有する汎用１６ビツトマ
イクロプロセツサと、１６個以上の６４キロビットダイ
ナミックＲＡＭから成るメモリ一群とで構成されるメモ
リーアクセス回路において、メモリーアドレス供給器及
び６ビツト以上の比較器並ひに６人力以上の論理判定回
路を有し、前記マイクロプロセッサのアドレスラインの
最下位ビットを除いた下位８ビツトをメモリーアドレス
供給器の一方の入力端子群に接続するとともに、残りの
７ビツト及びマイクロプロセッサの出力信号である入出
力操作サイクル信号をメモリーアドレス供給器の他方の
入力端子群に接続し、さらに比較器の一方の入力端子群
にマイクロプロセッサのアドレスラインの上位側数ビッ
トを接続し、論理判定回路の入力端子群にマイクロプロ
セッサの出力信号である入出力操作サイクル信号及びマ
イクロプロセッサが出力するメモリー操作すイクル信号
並ひに比較器の出力信号を接続し、該論理判定回路の出
力を前言己メモリ一群の横列アドレス選択端子に接続し
たことを特徴とするメモリーアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11607582A JPS598070A (ja) | 1982-07-02 | 1982-07-02 | メモリ−アクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11607582A JPS598070A (ja) | 1982-07-02 | 1982-07-02 | メモリ−アクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598070A true JPS598070A (ja) | 1984-01-17 |
Family
ID=14678086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11607582A Pending JPS598070A (ja) | 1982-07-02 | 1982-07-02 | メモリ−アクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144943U (ja) * | 1988-03-25 | 1989-10-05 |
-
1982
- 1982-07-02 JP JP11607582A patent/JPS598070A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144943U (ja) * | 1988-03-25 | 1989-10-05 |
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