JPS5981921A - 高速論理回路 - Google Patents
高速論理回路Info
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- JPS5981921A JPS5981921A JP57190860A JP19086082A JPS5981921A JP S5981921 A JPS5981921 A JP S5981921A JP 57190860 A JP57190860 A JP 57190860A JP 19086082 A JP19086082 A JP 19086082A JP S5981921 A JPS5981921 A JP S5981921A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の利用分野〕
本発明は、デイジクル論理回１烙に糸り、！臣に、太型
計其峨等に用いられる超高速ＬＳＩに用いて好適な高速
論理回路に開−ｒる。
計其峨等に用いられる超高速ＬＳＩに用いて好適な高速
論理回路に開−ｒる。
大型計昇愼寺の超高速処理装置で必要とされる超高速の
ディジタル論理回路としては、ＩＥ米よりＥ Ｃ Ｌ
（１）ｎｉ ｔｔｅｒ Ｃｏｕｐｌｅｄ ］、ｏｇｉｃ
ｌ、Ｎ ’．ｒ” Ｌ（ＮＯＩＩ ’１１量１ｒｅｓｈ
ｏｌ＜Ｉ ＬＱｇｔＣ）寺のバ・ｆポーラ非２！ｌオ１
ｊ８！！論理回路が王に匣用されている。
ディジタル論理回路としては、ＩＥ米よりＥ Ｃ Ｌ
（１）ｎｉ ｔｔｅｒ Ｃｏｕｐｌｅｄ ］、ｏｇｉｃ
ｌ、Ｎ ’．ｒ” Ｌ（ＮＯＩＩ ’１１量１ｒｅｓｈ
ｏｌ＜Ｉ ＬＱｇｔＣ）寺のバ・ｆポーラ非２！ｌオ１
ｊ８！！論理回路が王に匣用されている。
ＥＣＬは大刀信号？♂照電圧と比リメすることによって
論理レベルを決κする、いわゆる閾１ＩＩＩ＋１而理回
路であり、Ｕ｝｛、、ＮＯＲ，両出刃ケ取り出せるのみ
でなく、コレクタドツティングやワイヤドオア青の＠地
もげ龍であり、いわば「論理能力」が大きい回路で必る
と占える。また電流切戻スイッチ部の建亀流源トランジ
スタのベース１位を変化させることによって、出力信号
レベルに電源電圧変動および温度ＫＮυに対する補償を
与えることがｂ■能である。
論理レベルを決κする、いわゆる閾１ＩＩＩ＋１而理回
路であり、Ｕ｝｛、、ＮＯＲ，両出刃ケ取り出せるのみ
でなく、コレクタドツティングやワイヤドオア青の＠地
もげ龍であり、いわば「論理能力」が大きい回路で必る
と占える。また電流切戻スイッチ部の建亀流源トランジ
スタのベース１位を変化させることによって、出力信号
レベルに電源電圧変動および温度ＫＮυに対する補償を
与えることがｂ■能である。
ＮＴＬは人ノ月ｄ号と出力信号が線形関係にあって明確
な閾値を待たない非閾値論理回路である。
な閾値を待たない非閾値論理回路である。
ＮＴＬは、非閾値化することによ、Ｑ、ＥＣＬよりも高
速なスイッチングスピードを有しているが、−万ＮＯＲ
，論理および、エミッタフォロワーを付けた場合のワイ
ヤドオア綿理根度しか取れず、論理口”ヒカが小さい回
路でるる。また、出力悟号レベルを補償する場合には、
回路に与える電源目体を安矩化しなければならず、犬亀
流を供給できる補償回路が必峨となる。このため、ＬＳ
Ｉ等の高果績半導体に用いる場合は、補償回路の実現が
容易ではない。
速なスイッチングスピードを有しているが、−万ＮＯＲ
，論理および、エミッタフォロワーを付けた場合のワイ
ヤドオア綿理根度しか取れず、論理口”ヒカが小さい回
路でるる。また、出力悟号レベルを補償する場合には、
回路に与える電源目体を安矩化しなければならず、犬亀
流を供給できる補償回路が必峨となる。このため、ＬＳ
Ｉ等の高果績半導体に用いる場合は、補償回路の実現が
容易ではない。
非閾値論理回路の一例を第１図に示す。この回路は、ト
ランジスタＱ１〜Ｑ４から成る差動トラクタ出刃信号を
、（（、ＣＯｔおよび１１．Ｃ０２から成る第１の分割
抵抗、トランジスタＱａ、１１．ｔお支び几２から成る
第２の分割抵抗とぐしよってＱ４のペースへ貴重（唆さ
せることにより非閾１直化されている。回路の出力信号
はトランジスタＱ４のコレクタから、エミッタフォロ、
アトランジスタＱ５ケ介して取り出される。図には示し
てい、ｔいが、Ｑｌ。
ランジスタＱ１〜Ｑ４から成る差動トラクタ出刃信号を
、（（、ＣＯｔおよび１１．Ｃ０２から成る第１の分割
抵抗、トランジスタＱａ、１１．ｔお支び几２から成る
第２の分割抵抗とぐしよってＱ４のペースへ貴重（唆さ
せることにより非閾１直化されている。回路の出力信号
はトランジスタＱ４のコレクタから、エミッタフォロ、
アトランジスタＱ５ケ介して取り出される。図には示し
てい、ｔいが、Ｑｌ。
Ｑ２．Ｑ、３の共通コ１／クタの出刃り糧を、・曲のエ
ミッタフォロアトランジスタをブｒして取り出すことも
＋＝Ｊ自ヒである。
ミッタフォロアトランジスタをブｒして取り出すことも
＋＝Ｊ自ヒである。
従来、この回路はＬＳＩ中で、大力バッファ回路、ちる
いｔよ出力バフフッ回路として使用されている。そして
、この回路を１更用する王な目的は、出刃浦号の高レベ
ルを大力１３号の尚レベルと一致させ、出力信号レベル
の低レベル才人力信号レベルの１代レベルと異なったも
のにする、すなわちレベルシフト効果を得るためである
。
いｔよ出力バフフッ回路として使用されている。そして
、この回路を１更用する王な目的は、出刃浦号の高レベ
ルを大力１３号の尚レベルと一致させ、出力信号レベル
の低レベル才人力信号レベルの１代レベルと異なったも
のにする、すなわちレベルシフト効果を得るためである
。
また、トランジスタＱ６％抵抗１４１ 、几２から成る
帰還部は、負電源ＶＴＴに接続されており、差動トラン
ジスタ回路の負′電源ｖＥＥとは異なっている。ＬＳＩ
中では一部に、異なる′電源の゛電圧変動は独立なもの
でめる。これは、ＬＳＩに外部から供給される電源自体
が異なっていること、招電パッドからその回舶に至るま
での゛電源供給パスが異なっているために、バスの途中
での電圧ドロップが異なること寺の塩田による。このた
め、トランジスタＱ４のベースへ帰還される電圧は、負
電源ｖＥＥと■ＴＴＩ７）変動分の差によって変化する
。したがって、この回路の出力１ｄ号は、電源電圧変動
の影響を受けて、そのレベルが変化するという欠点があ
る。
帰還部は、負電源ＶＴＴに接続されており、差動トラン
ジスタ回路の負′電源ｖＥＥとは異なっている。ＬＳＩ
中では一部に、異なる′電源の゛電圧変動は独立なもの
でめる。これは、ＬＳＩに外部から供給される電源自体
が異なっていること、招電パッドからその回舶に至るま
での゛電源供給パスが異なっているために、バスの途中
での電圧ドロップが異なること寺の塩田による。このた
め、トランジスタＱ４のベースへ帰還される電圧は、負
電源ｖＥＥと■ＴＴＩ７）変動分の差によって変化する
。したがって、この回路の出力１ｄ号は、電源電圧変動
の影響を受けて、そのレベルが変化するという欠点があ
る。
さらに温度変動に対しては、ＮＴＬの場合と同様に、咀
源電圧目体金安定化せねばならず、前述したとおり、補
償回路の実現が困難であるという欠点がある。
源電圧目体金安定化せねばならず、前述したとおり、補
償回路の実現が困難であるという欠点がある。
本発明の目的は、上記のような従来の欠点を解消するた
め、非閾値化されており、かつ論理能力が犬きく、シか
も電源電圧変動及び温度変動に対する補償ｆ：ｙ易にで
きる高ａｒａ埋回路を提供することにある。
め、非閾値化されており、かつ論理能力が犬きく、シか
も電源電圧変動及び温度変動に対する補償ｆ：ｙ易にで
きる高ａｒａ埋回路を提供することにある。
上記目的を達成するため、本発明による尚速論理回路は
、差動トランジスタ回路の正相出刃を負帰還させる非閾
値回路において、帰還される゛電圧レベルが、電源電圧
変動、温役裳動の＃臀を受けないように、帰還部分の一
部に足東流諒トランジスタをもうけたこと金時徴とする
。
、差動トランジスタ回路の正相出刃を負帰還させる非閾
値回路において、帰還される゛電圧レベルが、電源電圧
変動、温役裳動の＃臀を受けないように、帰還部分の一
部に足東流諒トランジスタをもうけたこと金時徴とする
。
〔発明の実施例〕
以下、本発明を実施ρりによシ説明する。絹２１図は本
発明の一実施例を示す回路構成図である。この回路は、
論理部、帰還部およびドライバ部から成る。舖埋部はト
ランジスタＱ７〜Ｑ、１１．抵抗■もＣＮ’ 、 ［（
ＣＯ１’ 、 ［（ＣＯ２’ 、 ｌ（Ｅ １ より
構成されでお９、正颯源匝はＶＣＣ，負電源■０はＶＥ
Ｒへ接続されている。Ｑｌｌ、 １ＩＩＥ １はＱ７〜
Ｑｘ Ｏ，１ＬＣＮ’ 、 ＲＣｏ １’。
発明の一実施例を示す回路構成図である。この回路は、
論理部、帰還部およびドライバ部から成る。舖埋部はト
ランジスタＱ７〜Ｑ、１１．抵抗■もＣＮ’ 、 ［（
ＣＯ１’ 、 ［（ＣＯ２’ 、 ｌ（Ｅ １ より
構成されでお９、正颯源匝はＶＣＣ，負電源■０はＶＥ
Ｒへ接続されている。Ｑｌｌ、 １ＩＩＥ １はＱ７〜
Ｑｘ Ｏ，１ＬＣＮ’ 、 ＲＣｏ １’。
［ＬＣＯ２’から成る怪勤トランジ、スタ回路に建電流
奮供給するための矩屯流源全構成している。帰還部はト
ランジスタＱｔｔｔ ｑｓｓ、抵］冗Ｒ１’ｌ 几Ｂ２
より構成され、正電源側、負電源側共にそれぞれ論理部
と同一のＶＣＣ，ＶＥＥへ接続さ扛る。９１５゜１％Ｆ
、２は定゛亀流源であシ、Ｑｓａ、 Ｒ”へ足′亀流を
供給する。ドライバ部はＱ１２とｌ（、ＬＮ、および、
Ｑ１３と１（、ＬＯの２つのエミッタフォロアから成ｐ
１それぞれ慶動トランジスタ回路の逆相出力、正相出力
を受けて、ＶＮＯＲ，ＶＯＲを出力する。ドライバ部の
正′屯源ｔｉｖｃｃであシ、負゛電源はＶＴＴである。
奮供給するための矩屯流源全構成している。帰還部はト
ランジスタＱｔｔｔ ｑｓｓ、抵］冗Ｒ１’ｌ 几Ｂ２
より構成され、正電源側、負電源側共にそれぞれ論理部
と同一のＶＣＣ，ＶＥＥへ接続さ扛る。９１５゜１％Ｆ
、２は定゛亀流源であシ、Ｑｓａ、 Ｒ”へ足′亀流を
供給する。ドライバ部はＱ１２とｌ（、ＬＮ、および、
Ｑ１３と１（、ＬＯの２つのエミッタフォロアから成ｐ
１それぞれ慶動トランジスタ回路の逆相出力、正相出力
を受けて、ＶＮＯＲ，ＶＯＲを出力する。ドライバ部の
正′屯源ｔｉｖｃｃであシ、負゛電源はＶＴＴである。
本回路においては、トランジスタＱＩＯのコレクタ出力
電圧ＶＣＯとそのベースに帰還される電圧ＶＢＢ’
との関係は次式で与えられる。
電圧ＶＣＯとそのベースに帰還される電圧ＶＢＢ’
との関係は次式で与えられる。
Ｖ Ｂ １１’＝Ｖ Ｃｏ’ −ＩＩ １’ ” Ｉ
２（２）式に表われるＩ２は抵抗几１′を流れる電流で
、後述するように定電流である。
２（２）式に表われるＩ２は抵抗几１′を流れる電流で
、後述するように定電流である。
（３）式から明らかなように、トランジスタＱｌｏのコ
レクタ出力電圧ＶＣＯの液化域に対する同一トランジス
タのベース帰＠電圧ＶｌｌＢ’の比、（帰還率）はトラ
ンジスタＱｔｏのコレクタ億１九ｊ（、Ｃｏ １’訊Ｃ
ｏ ２’の比Ｒ，Ｃｏｔ’／ （Ｉ（、ＣＯ１’＋１（
Ｃ０２勺によツ’（ＩＩＪ ｆｆｆｌできる。
レクタ出力電圧ＶＣＯの液化域に対する同一トランジス
タのベース帰＠電圧ＶｌｌＢ’の比、（帰還率）はトラ
ンジスタＱｔｏのコレクタ億１九ｊ（、Ｃｏ １’訊Ｃ
ｏ ２’の比Ｒ，Ｃｏｔ’／ （Ｉ（、ＣＯ１’＋１（
Ｃ０２勺によツ’（ＩＩＪ ｆｆｆｌできる。
また帰還率のみでなく、トランジスタ９．１０のペース
への帰還電圧ｖＢＢ’の絶対１直についても、抵抗Ｂ１
／に生じる′電圧降下を震えることで、帰績率とは独立
に調整できることは、回路構成から明らかである。した
がって、人力信号の市レベルと低レベルをそれぞれｍカ
１ｇ号の市ルベルと低しベ／Ｉ／に一致させることがで
きる。また、人力信号レベルが震化しはじめてから、出
力信号レベルが変化しはじめる工での電圧区間、いわば
不感領域についても几Ｃ０１′とｌ（、ＣＯ２’の分割
比を調整することで容易に変化させることができる。し
たがって、本回路はＬＳＩの内部調理回路として使用す
ることができる。さらにＩ（、Ｃｏｔ’ 、 １％ｃｏ
ｓ＋’ 、 ｌ（、ｘ’の１１１を変えることによって
レベルシフ）！能を付だせることも、もちろん円面であ
る。したがって、ＬＳＩの入カバソファ回路あるいは出
力バッファ回路として使用することも６エ能でるる。
への帰還電圧ｖＢＢ’の絶対１直についても、抵抗Ｂ１
／に生じる′電圧降下を震えることで、帰績率とは独立
に調整できることは、回路構成から明らかである。した
がって、人力信号の市レベルと低レベルをそれぞれｍカ
１ｇ号の市ルベルと低しベ／Ｉ／に一致させることがで
きる。また、人力信号レベルが震化しはじめてから、出
力信号レベルが変化しはじめる工での電圧区間、いわば
不感領域についても几Ｃ０１′とｌ（、ＣＯ２’の分割
比を調整することで容易に変化させることができる。し
たがって、本回路はＬＳＩの内部調理回路として使用す
ることができる。さらにＩ（、Ｃｏｔ’ 、 １％ｃｏ
ｓ＋’ 、 ｌ（、ｘ’の１１１を変えることによって
レベルシフ）！能を付だせることも、もちろん円面であ
る。したがって、ＬＳＩの入カバソファ回路あるいは出
力バッファ回路として使用することも６エ能でるる。
本回路の論理部とドライバ部は通常のＥＣＪ、と同様の
構造になっている。また帰還部はその正電源、負電源が
論理部の正電源、負電源と同一である。さらに、ＥＣＬ
の場合に必要である参照電圧ｅよ、本回路では与える必
要はない。したがって、内部回路がＥ Ｃ］、で構成さ
れたＬＳＩにおいて、その内部回路の一部分を本回路に
おきかえても、１源系等に変更を加えずにそのまま動作
させることができる。内部回路の全部を本回路におきか
えてもよい。本回路は非閾値論理回路である。このため
に、ＬＳＩの（ハ）部回路の一部あるいは全部を本回路
におきかえた場合、ＬＳＩ中の平均的な回路スイッチン
グスピードを改善することができ、ＬＳＩの性能を同上
させることができる。
構造になっている。また帰還部はその正電源、負電源が
論理部の正電源、負電源と同一である。さらに、ＥＣＬ
の場合に必要である参照電圧ｅよ、本回路では与える必
要はない。したがって、内部回路がＥ Ｃ］、で構成さ
れたＬＳＩにおいて、その内部回路の一部分を本回路に
おきかえても、１源系等に変更を加えずにそのまま動作
させることができる。内部回路の全部を本回路におきか
えてもよい。本回路は非閾値論理回路である。このため
に、ＬＳＩの（ハ）部回路の一部あるいは全部を本回路
におきかえた場合、ＬＳＩ中の平均的な回路スイッチン
グスピードを改善することができ、ＬＳＩの性能を同上
させることができる。
次に電源亀圧変動、温度浦償について説明する。
第２図の回路において、帰ｊ’を部には、トランジスタ
Ｑ、 １５と抵抗Ｈ，Ｅ２から成る定電流源回路が設け
られている。さらに帰還部の買電源側は論理部の負電源
と同一の電源ＶＥｖに接続されている。このような回路
構成にすることにより、出力１呂号レベルが電源電圧Ｖ
ＥＥの変動、および回路動作時の同曲温度Ｔ、の変動の
影響を受けないようにすることができる。ます、電源電
圧が変動する場合について説明する。すなわち、′屯源
電圧■ｇｇがΔ■■だけ変動した場合、定電流源ｌ・ラ
ンジスタＱ、１５のベース電圧ＶＣ８を電源電圧変動分
と同じΔＶＥＥだけ変化させてやればよい。こうするこ
とにより、帰還部のトランジスタＱ１４と抵抗１モ１′
に常に同じ量の電流を流すことができ、トランジスタＱ
１０のペースへの帰還電圧ＶＢＢ’に、電源電圧ＶＥＥ
の変動に対する補償金力えることができる。
Ｑ、 １５と抵抗Ｈ，Ｅ２から成る定電流源回路が設け
られている。さらに帰還部の買電源側は論理部の負電源
と同一の電源ＶＥｖに接続されている。このような回路
構成にすることにより、出力１呂号レベルが電源電圧Ｖ
ＥＥの変動、および回路動作時の同曲温度Ｔ、の変動の
影響を受けないようにすることができる。ます、電源電
圧が変動する場合について説明する。すなわち、′屯源
電圧■ｇｇがΔ■■だけ変動した場合、定電流源ｌ・ラ
ンジスタＱ、１５のベース電圧ＶＣ８を電源電圧変動分
と同じΔＶＥＥだけ変化させてやればよい。こうするこ
とにより、帰還部のトランジスタＱ１４と抵抗１モ１′
に常に同じ量の電流を流すことができ、トランジスタＱ
１０のペースへの帰還電圧ＶＢＢ’に、電源電圧ＶＥＥ
の変動に対する補償金力えることができる。
製置変動についても同様である。温度が変動すると、ト
ランジスタＱ１５のエミッタ亀流曽度により決まる値（
以下１（ｔｓと呼ぶ）によって、Ｑ１５のベース・エミ
ッタ間電圧が変化する。したがって温度変化？侠知し、
その製置変化とｌ（ｌｓとから決足される電圧変＠をト
ランジスタＱ １５のベース１位ＶＣ８に与えれば、ト
ランジスタＱ１４と抵抗［（Ｌ’を流れる亀びＬ伊、温
Ｉｆ変化に関係なく一定に保つことができる。したがっ
て、電源電圧変動の場合と同様に、トランジスタＱ １
ｏのベースへの帰還電圧ＶＢＢ’ に、温度変動に対す
る補償を乃える仁とができる。さらに、トランジスタＱ
、１４のエミッタ電流慴度を、エミッタフォロアトラン
ジスタＱｌ ２゜Ｑ１３の平均的なエミッタ電流密度と
同じにすることによシ回路の出力１ａ号ＶＯＲ，ＶＮＯ
Ｒに対しても、帰還電圧ＶＩＩＢ’ ｉ追従させること
がロエ能である。
ランジスタＱ１５のエミッタ亀流曽度により決まる値（
以下１（ｔｓと呼ぶ）によって、Ｑ１５のベース・エミ
ッタ間電圧が変化する。したがって温度変化？侠知し、
その製置変化とｌ（ｌｓとから決足される電圧変＠をト
ランジスタＱ １５のベース１位ＶＣ８に与えれば、ト
ランジスタＱ１４と抵抗［（Ｌ’を流れる亀びＬ伊、温
Ｉｆ変化に関係なく一定に保つことができる。したがっ
て、電源電圧変動の場合と同様に、トランジスタＱ １
ｏのベースへの帰還電圧ＶＢＢ’ に、温度変動に対す
る補償を乃える仁とができる。さらに、トランジスタＱ
、１４のエミッタ電流慴度を、エミッタフォロアトラン
ジスタＱｌ ２゜Ｑ１３の平均的なエミッタ電流密度と
同じにすることによシ回路の出力１ａ号ＶＯＲ，ＶＮＯ
Ｒに対しても、帰還電圧ＶＩＩＢ’ ｉ追従させること
がロエ能である。
以上述べたように、定電流源トランジスタＱ、 １５の
ベース電圧ｖｃｓ、ｉ蓑化させることで、トランジスタ
ＱＩＯのベースへの帰還電圧ＶＢＢ’ に、電源電圧変
動および温度変動に対する補償金与えることができる。
ベース電圧ｖｃｓ、ｉ蓑化させることで、トランジスタ
ＱＩＯのベースへの帰還電圧ＶＢＢ’ に、電源電圧変
動および温度変動に対する補償金与えることができる。
さらに回路の出力槽号ｖＮＯＲおよびＶＯＲに対しても
、帰還電圧ＶＢＢ’ に電源電圧変動１・市償、温１詑
変動禰１頁を与えることが可能となる。
、帰還電圧ＶＢＢ’ に電源電圧変動１・市償、温１詑
変動禰１頁を与えることが可能となる。
上述の如く、本回路は通常のＥＣＬと四−の電源で動作
させることができる。通常のＥＣＬｌ！ｌ！ＩＭにおい
ては、本回路の論理部に図示しているように、差動トラ
ンジスタ回路に定電流源回路（第２図のＱｌｔ、 ｌ（
、ｇｉに相当する）忙１更用する。そして、本回路の帰
還部の電源電圧変動「１旧バ、温度補償の方法と同様の
方法で出力信号レベルに対して補償を与える。したがっ
て、屯源巾、土変動と製置変動の２つケ同時に悄１其す
るようなバイアス発生回路（ｙｃｓ発生回路ンの公知例
は訣多く４仕する。これらの回路は、本回路にそのませ
ホはみ合わせて１更用することが可能であることは明ら
かでおる。
させることができる。通常のＥＣＬｌ！ｌ！ＩＭにおい
ては、本回路の論理部に図示しているように、差動トラ
ンジスタ回路に定電流源回路（第２図のＱｌｔ、 ｌ（
、ｇｉに相当する）忙１更用する。そして、本回路の帰
還部の電源電圧変動「１旧バ、温度補償の方法と同様の
方法で出力信号レベルに対して補償を与える。したがっ
て、屯源巾、土変動と製置変動の２つケ同時に悄１其す
るようなバイアス発生回路（ｙｃｓ発生回路ンの公知例
は訣多く４仕する。これらの回路は、本回路にそのませ
ホはみ合わせて１更用することが可能であることは明ら
かでおる。
本回路では、論理部の負電源側と）帯還部の負電源側は
共通の亀υ駅Ｖｇａに接続されている。場らに論理部の
尭■υトランジスタ回路のボ屯流源トランジスタＱ１ｘ
のベースと、帰還部の定電流トランジスタＱ１５のベー
スも共通に接続されている。これは論理部の電流に対す
る電源、温１良曲・蹟と、帰還部の電流に対する′電源
、ＴＩ！度ｆｌｌ＋ １員とを一つのバイアス発生回路
で行なうようにするためである。′電源電圧変動につい
ては、負側電源ＶＥＥが共通でりるために、ＶＥＥの変
動分ΔＶ Ｅ Ｆ３ ｆ： Ｖ Ｃ３ｙＦ７Ａ子に力え
ることで、論理部、帰還部のいずれについても、それぞ
れの定電流源トランジスタケ流れる電流を−Ｗにするこ
とができる。温度友勤については、Ｑｌｌのエミッタ電
流重度と、Ｑ１５のエミッタ′電流密度全同じ値に設計
することによｐｌそれぞれのトランジスタのベース・エ
ミッタ間電圧の温１随係数０（ｔｌ、に１ｓ）’ｉ同じ
にすることができる。したがって、ＱｌｌとＱｌｓのベ
ース１位に同一の電圧変化金力えれば良いことになり、
それぞれのベース端子全共通にすることができる。した
がっで、論理部、帰還部共に同一のバイアス発生回路で
補償を与えることができる。
共通の亀υ駅Ｖｇａに接続されている。場らに論理部の
尭■υトランジスタ回路のボ屯流源トランジスタＱ１ｘ
のベースと、帰還部の定電流トランジスタＱ１５のベー
スも共通に接続されている。これは論理部の電流に対す
る電源、温１良曲・蹟と、帰還部の電流に対する′電源
、ＴＩ！度ｆｌｌ＋ １員とを一つのバイアス発生回路
で行なうようにするためである。′電源電圧変動につい
ては、負側電源ＶＥＥが共通でりるために、ＶＥＥの変
動分ΔＶ Ｅ Ｆ３ ｆ： Ｖ Ｃ３ｙＦ７Ａ子に力え
ることで、論理部、帰還部のいずれについても、それぞ
れの定電流源トランジスタケ流れる電流を−Ｗにするこ
とができる。温度友勤については、Ｑｌｌのエミッタ電
流重度と、Ｑ１５のエミッタ′電流密度全同じ値に設計
することによｐｌそれぞれのトランジスタのベース・エ
ミッタ間電圧の温１随係数０（ｔｌ、に１ｓ）’ｉ同じ
にすることができる。したがって、ＱｌｌとＱｌｓのベ
ース１位に同一の電圧変化金力えれば良いことになり、
それぞれのベース端子全共通にすることができる。した
がっで、論理部、帰還部共に同一のバイアス発生回路で
補償を与えることができる。
バイアス回路を共通にする必要がない場合には、論理部
と帰還部の定電流源トランジスタのベースを共通にする
必要はなく、また負′電源についても共通にする心安は
ない。この場合、帰還部の負電源の電圧匝を論理部の負
電源の電圧値よりも小さくすることができ、帰還部で消
費する屯カを低減させることができる。
と帰還部の定電流源トランジスタのベースを共通にする
必要はなく、また負′電源についても共通にする心安は
ない。この場合、帰還部の負電源の電圧匝を論理部の負
電源の電圧値よりも小さくすることができ、帰還部で消
費する屯カを低減させることができる。
さらに、定電流井トランジスタＱ１８を設けたことによ
り、回路のスイッチングスピードケ改善する効果もある
。すなわち、分割抵抗で回路全構成している場合に比べ
て、Ｑ１０のベース端子Ｖこつく容量が増大する。増大
する容量はトランジスタＱ１５のベース・コレクタ同の
容量および、コレクタ・基板間各般の２つである。この
谷献の増大により、トランジスタＱ、１Ｇのベース端子
の電圧ＶＩＩＢ’の時間的変化が、容量がない場合に比
べて遅くなる。これにより、入力信号が高レベルから低
レベル、または低レベルから尚レベルへ変化する時に、
差ｍｌ ｌ−ランジスタ回路の多照電圧ＶＢＢ’が時間
的にヒステリシス特性ヲ狩つことになる。このヒステリ
シス特性は差動トランジスタ回路のスイッチングスピー
ドを透くする方間に動く。したがって、本回路自体のス
イッチングスピードも、トランジスタＱ１ｓがない、１
劾甘に比べて、速くなる方間になる。さらにこの効果を
増すために、意図的にトランジスタＱＩＧのベースに負
荷金取シ伺けてもよい。
り、回路のスイッチングスピードケ改善する効果もある
。すなわち、分割抵抗で回路全構成している場合に比べ
て、Ｑ１０のベース端子Ｖこつく容量が増大する。増大
する容量はトランジスタＱ１５のベース・コレクタ同の
容量および、コレクタ・基板間各般の２つである。この
谷献の増大により、トランジスタＱ、１Ｇのベース端子
の電圧ＶＩＩＢ’の時間的変化が、容量がない場合に比
べて遅くなる。これにより、入力信号が高レベルから低
レベル、または低レベルから尚レベルへ変化する時に、
差ｍｌ ｌ−ランジスタ回路の多照電圧ＶＢＢ’が時間
的にヒステリシス特性ヲ狩つことになる。このヒステリ
シス特性は差動トランジスタ回路のスイッチングスピー
ドを透くする方間に動く。したがって、本回路自体のス
イッチングスピードも、トランジスタＱ１ｓがない、１
劾甘に比べて、速くなる方間になる。さらにこの効果を
増すために、意図的にトランジスタＱＩＧのベースに負
荷金取シ伺けてもよい。
負荷の大きさはトランジスタパラメータや、回路の消黄
咀力那で決まるものでめυ、数ｐＦ８ｉ及の容量が適当
である。この容量は半打乎板容量や、逆方向にバイアス
されたダイオード等で果状できる。
咀力那で決まるものでめυ、数ｐＦ８ｉ及の容量が適当
である。この容量は半打乎板容量や、逆方向にバイアス
されたダイオード等で果状できる。
第２図から明らかなように、本回路においては、０几、
ＮＯＲの両極１生の出力を同時にｔｌυ出すことができ
る。また、図には３人力の場合について示したが、さら
に多入力にすることは通常のＥＣＬと同様の方法で可能
である。さらに、出力をエミッタフォロアで取り出して
いるため、この部分でワイヤドオアａ ；’浬ｔ ｉ乍
ることができる。
ＮＯＲの両極１生の出力を同時にｔｌυ出すことができ
る。また、図には３人力の場合について示したが、さら
に多入力にすることは通常のＥＣＬと同様の方法で可能
である。さらに、出力をエミッタフォロアで取り出して
いるため、この部分でワイヤドオアａ ；’浬ｔ ｉ乍
ることができる。
梢３図ぐよ本発明の他の実施例であり、コ１／クタドツ
テイングをとった場合を示している。図中、Ｇ１で示す
回路ｆ１１．ｍ２図のものと同一でめる。
テイングをとった場合を示している。図中、Ｇ１で示す
回路ｆ１１．ｍ２図のものと同一でめる。
Ｇ２で示す回路は嘱２図の回路において［（、Ｃｏｔ’
。
。
■もＣＯ２’ 、 Ｇ１４． ［も” ＋ Ｑ” ５＋
師２をなくしたものである。
師２をなくしたものである。
第３１凶に示すように、回路Ｇ１中のトランジスタＱ１
０のコレクタ出力を回路Ｇ２中のトランジスタＱ１０′
のコレクタと共通に接続し、回路０１中のトランジスタ
Ｑ１０のベース端子金回路Ｇ２中のトランジスタＱ１０
′のベースと共通に接続することにより、回路Ｇ１と回
ＦＭＩＧ２の間でコレクタドツティング縞埋全取ること
ができる。第３図は２個の回路の場合のみを示している
が、さらに多くの場合についても同様の方法でコレタド
ッテイングが取れることは明らかである。第３図の回路
Ｇ１において、抵抗１（ＣＯｘ’ 、 ｌもＣ０２′
と兼夕１」に夕゛イオードＤが接続されている。これ
は多くのコレクタドツティング全域った場合、抵抗１１
．ｃｏ １’ 、 １ｔｃＯ２’ に生じる竜圧呻干
が犬きくな９、トランジスタＱ１゜のコレクタ′亀位が
丁がシすぎるの金１坊ぐ７ｔめである。第３図はＩ）
Ｎ嵌合ダイオードでクランプする場合を示しているが、
例えはショットキーダイオード寺、他の手段でレベルの
低ドヶ防いでもよい。
０のコレクタ出力を回路Ｇ２中のトランジスタＱ１０′
のコレクタと共通に接続し、回路０１中のトランジスタ
Ｑ１０のベース端子金回路Ｇ２中のトランジスタＱ１０
′のベースと共通に接続することにより、回路Ｇ１と回
ＦＭＩＧ２の間でコレクタドツティング縞埋全取ること
ができる。第３図は２個の回路の場合のみを示している
が、さらに多くの場合についても同様の方法でコレタド
ッテイングが取れることは明らかである。第３図の回路
Ｇ１において、抵抗１（ＣＯｘ’ 、 ｌもＣ０２′
と兼夕１」に夕゛イオードＤが接続されている。これ
は多くのコレクタドツティング全域った場合、抵抗１１
．ｃｏ １’ 、 １ｔｃＯ２’ に生じる竜圧呻干
が犬きくな９、トランジスタＱ１゜のコレクタ′亀位が
丁がシすぎるの金１坊ぐ７ｔめである。第３図はＩ）
Ｎ嵌合ダイオードでクランプする場合を示しているが、
例えはショットキーダイオード寺、他の手段でレベルの
低ドヶ防いでもよい。
また、レベルの降下ゲ防ぐ手段を設けなく−ｒもよい。
第２図および第３図に示した央〃也例では、回路の出力
信号はエミッタフォロアトランジスタＱ１２゜Ｑｌ ２
’ Ｉ Ｑｌ ３ ’に介して取り出ちれでいる。これ
ｔ」１回路の負荷駆動能力を増加させるためであり、こ
れらドライバ部がなくても＠理回路として動作６ｆＯＦ
４であることは、通常のＥＣＬとＣＭ Ｉ、の関係と同
様である。ドライバ部金なくした礪曾には、ワイアドオ
ア論理が取れなくなることは言うまでもない。
信号はエミッタフォロアトランジスタＱ１２゜Ｑｌ ２
’ Ｉ Ｑｌ ３ ’に介して取り出ちれでいる。これ
ｔ」１回路の負荷駆動能力を増加させるためであり、こ
れらドライバ部がなくても＠理回路として動作６ｆＯＦ
４であることは、通常のＥＣＬとＣＭ Ｉ、の関係と同
様である。ドライバ部金なくした礪曾には、ワイアドオ
ア論理が取れなくなることは言うまでもない。
第４図は、本発明の他の夾踊例を示す回路図である。第
４図の回路は、第２図の回路に対して、トランジスタＱ
、ＣＲｉ追加した憤遺になっている。
４図の回路は、第２図の回路に対して、トランジスタＱ
、ＣＲｉ追加した憤遺になっている。
トランジスタＱ、ＣＲのコレクタは正電源ｙｃｃへ接続
される。エミッタは、抵抗）Ｌｌ’、）ランラスタＱ１
００ベース、トランジスタＱ１ｓのコレクタの共通接点
へ接続される。ベースは別のバイアス電源ＶＣＲへ＊絖
される。
される。エミッタは、抵抗）Ｌｌ’、）ランラスタＱ１
００ベース、トランジスタＱ１ｓのコレクタの共通接点
へ接続される。ベースは別のバイアス電源ＶＣＲへ＊絖
される。
トランジスタＱ、ＣＲｉこのように接続した効果は２つ
ある。第１はスビードアッグ容量としての効果である。
ある。第１はスビードアッグ容量としての効果である。
前述のとおり、入力パルスに対するＶＢＢ’の応答を遅
くすることにより、回路の遅延時間を速くすることがで
きる。第４図の回ｈ′／？！１購成にした場合、トラン
ジスタＱ、ＣＲのベース・エミッタ間接合容量およびＱ
、ＣＲのベースに蓄積される電荷がスピードアップ６欺
として作用する。
くすることにより、回路の遅延時間を速くすることがで
きる。第４図の回ｈ′／？！１購成にした場合、トラン
ジスタＱ、ＣＲのベース・エミッタ間接合容量およびＱ
、ＣＲのベースに蓄積される電荷がスピードアップ６欺
として作用する。
第２の効果は、コレククドツテイング論理を取った場合
のＬＯＷｉｉｌＩＩＩ雑音予裕の増大でめる。以下、第
５図（ａ）、（ｂ）ｆｆｉ使って説明する。第５図（ａ
）はｆＪ２図に示した回路のＶＩＮとＶＢＢ’の関係金
示したものである。ここでＶＩＮとはＱ７〜Ｑ９のいず
れかのトランジスタのペース電位である。ＶＩＩＢ’は
第２図に示したように、トランジスタＱ１（１）ベース
１位である。トランジスタＱｌｌを流れる定電流を工１
、トランジスタＱ１５を流れる定電流ｆｉ（工ｐとする
と、ｖｈｔ、Ｖｚｔはそれぞれ次式で表わされる。
のＬＯＷｉｉｌＩＩＩ雑音予裕の増大でめる。以下、第
５図（ａ）、（ｂ）ｆｆｉ使って説明する。第５図（ａ
）はｆＪ２図に示した回路のＶＩＮとＶＢＢ’の関係金
示したものである。ここでＶＩＮとはＱ７〜Ｑ９のいず
れかのトランジスタのペース電位である。ＶＩＩＢ’は
第２図に示したように、トランジスタＱ１（１）ベース
１位である。トランジスタＱｌｌを流れる定電流を工１
、トランジスタＱ１５を流れる定電流ｆｉ（工ｐとする
と、ｖｈｔ、Ｖｚｔはそれぞれ次式で表わされる。
■ｈ １＝ＶＣＣ−ＶＢ Ｂ−Ｒｔ’・Ｉ ２
（，１）Ｖｔ１＝ＶＣＣ［（、ｃｏｔ’−ｉ
ｔ Ｖ”” ＩＡ”Ｉ２ （５１こ
こで■ＢＥはトランジスタＱ１４のベース・エミッタ間
電圧でらる。まｆｌ ｖｂ １は（４）、（５）式から
次のように表わされる。
（，１）Ｖｔ１＝ＶＣＣ［（、ｃｏｔ’−ｉ
ｔ Ｖ”” ＩＡ”Ｉ２ （５１こ
こで■ＢＥはトランジスタＱ１４のベース・エミッタ間
電圧でらる。まｆｌ ｖｂ １は（４）、（５）式から
次のように表わされる。
ｖｂｌ＝１４ｃｏｔ’−Ｉ １
（６１コレクタド
ツテイング論理ヲ取る場合、何個のカレントスイツ写電
流ｆｆｉ ＯＩｔ 、１１１１に流すかによってＩ：Ｌ
ｃｏｔ’ （およびｉ（、ＣＯ２’）に生じる電圧呻下
が変化する。これ金防ぐために、通常コレクタドツティ
ングを取る場合はＲ，Ｃｏｔ’ 、 ■％ｃＯ２’に並
列にクランプダイオードを入れる。これにより、ＯＲ出
力のＬＯＷ側レベルの降下は減少するが、クランプダイ
オードの効果は児乍ではなく、コレクタドラティグ螢取
らない場合に比べて１００ｍＶ程度のレベルが下降する
。ＥＣＬＮ路の場合は、１．ｏｗ側レベルが降下するこ
とは、むしろ雅音予裕が増大する方間であるため、遅娘
時間は少し大きくなるが、このまま論理回路として便用
可能でめ勾。しかし第２図に示す実施例の場合、几Ｃ０
１’の亀）Ｅ降下が増大することはそのままＶＢＢ’が
降下することでｂυ、コレクタドツティング時のＬＯＷ
側雑昔予裕が減少する。
（６１コレクタド
ツテイング論理ヲ取る場合、何個のカレントスイツ写電
流ｆｆｉ ＯＩｔ 、１１１１に流すかによってＩ：Ｌ
ｃｏｔ’ （およびｉ（、ＣＯ２’）に生じる電圧呻下
が変化する。これ金防ぐために、通常コレクタドツティ
ングを取る場合はＲ，Ｃｏｔ’ 、 ■％ｃＯ２’に並
列にクランプダイオードを入れる。これにより、ＯＲ出
力のＬＯＷ側レベルの降下は減少するが、クランプダイ
オードの効果は児乍ではなく、コレクタドラティグ螢取
らない場合に比べて１００ｍＶ程度のレベルが下降する
。ＥＣＬＮ路の場合は、１．ｏｗ側レベルが降下するこ
とは、むしろ雅音予裕が増大する方間であるため、遅娘
時間は少し大きくなるが、このまま論理回路として便用
可能でめ勾。しかし第２図に示す実施例の場合、几Ｃ０
１’の亀）Ｅ降下が増大することはそのままＶＢＢ’が
降下することでｂυ、コレクタドツティング時のＬＯＷ
側雑昔予裕が減少する。
第５図（ｂ）は第４図に示す回路について、第５図（ａ
）と同様にＶＩＮとＶＢＢ’の関係を示したものである
。第５図（ｂ）において、Ｖｈ２１ｖｔ２Ｕそれぞれ次
式で穴わされる。
）と同様にＶＩＮとＶＢＢ’の関係を示したものである
。第５図（ｂ）において、Ｖｈ２１ｖｔ２Ｕそれぞれ次
式で穴わされる。
Ｖ ｈ ２＝ｖｃｃ−■Ｂ ｇ−１，（ｌ’−（ｚ
（
力Ｖｔ２−ｖＣＣ−１（、Ｃｏｔ’・ＩＩ−ＶＢＥ−１
（，１’−１２＋８１■ｔ２′ はトランジスタＱＣＲ
のベース成位とベース・エミッタ間咀圧から決るレベル
であり、次のようになる。
（
力Ｖｔ２−ｖＣＣ−１（、Ｃｏｔ’・ＩＩ−ＶＢＥ−１
（，１’−１２＋８１■ｔ２′ はトランジスタＱＣＲ
のベース成位とベース・エミッタ間咀圧から決るレベル
であり、次のようになる。
Ｖｔ２’ ：ＶＣＲ−Ｖ Ｂ Ｅ’
（９１ここでＶＢｇ’はトランジスタＱ
（Ｊｔのベース６エミツタ間咀圧である。
（９１ここでＶＢｇ’はトランジスタＱ
（Ｊｔのベース６エミツタ間咀圧である。
第２図の回路と巣４図の回路の直流動作上の異いはここ
にある。つまり、ＶＢＢ’のＬＯＷＩ則のレベル金几Ｃ
０１′に生じる電圧降下に無関係なレベルＶｔ２’にす
ることにより、コレクタトッテインクを取った時のＶＢ
Ｂ’のＬＯＷ側レベルの変りυを無くしているわけであ
る。なお、第５図（ｂ）において、（１）で示す曲線は
トランジスタＱ、ＣＲ力糟（（い場合のＶＢＢ’の軌跡
、（２１ＦＩ Ｑｃ ｎ−ｑ付りた４ 合（Ｄ Ｖ Ｂ
ｎ ’ （７）軌跡である。
にある。つまり、ＶＢＢ’のＬＯＷＩ則のレベル金几Ｃ
０１′に生じる電圧降下に無関係なレベルＶｔ２’にす
ることにより、コレクタトッテインクを取った時のＶＢ
Ｂ’のＬＯＷ側レベルの変りυを無くしているわけであ
る。なお、第５図（ｂ）において、（１）で示す曲線は
トランジスタＱ、ＣＲ力糟（（い場合のＶＢＢ’の軌跡
、（２１ＦＩ Ｑｃ ｎ−ｑ付りた４ 合（Ｄ Ｖ Ｂ
ｎ ’ （７）軌跡である。
以上説明したように、第４図に示す回路全使用すれば、
コレクタドツティング時のＬＯＷ側雑齢予裕の減少ケ防
ぐことができるため、累２図で示した回路全便用する場
合に比べてより低振幅な動作力１ ＥＩＪ”ｇ目になる
。
コレクタドツティング時のＬＯＷ側雑齢予裕の減少ケ防
ぐことができるため、累２図で示した回路全便用する場
合に比べてより低振幅な動作力１ ＥＩＪ”ｇ目になる
。
以上説明したように、本発明によれは、論理能力がＥＣ
Ｌと同＠度で、出力信号に電源電圧変動補償、錨度装動
補慣を待たせることができ、しかもＥＣＬとｌ昆在させ
て使用することもｏｒｂ己で、ＥＣＬよりも高速な非閾
値論理回路τ実現することができる。
Ｌと同＠度で、出力信号に電源電圧変動補償、錨度装動
補慣を待たせることができ、しかもＥＣＬとｌ昆在させ
て使用することもｏｒｂ己で、ＥＣＬよりも高速な非閾
値論理回路τ実現することができる。
第１図Ｑよ匠米の帰還型非閥１１ＩｉＩ、浦哩回路を示
す図、４８２図は本発明の実施レリを示す図１．忠３内
は本発明の他の実力也例を示す図、第４図は本発明のも
う°一つの実施間を示す図、４５図（ａ）、 （ｂ）は
本発明の実施例回路の効果（＋−説明するための図であ
る。 Ｑｌ、Ｑ２．Ｑ３．Ｑ？、 ＱＢ、Ｑ９・・・入力用ト
ランジスタ、Ｑ、４１Ｑ１０・・・帰還電圧入力用トラ
ンジスタ、Ｑ、 ６ 、 Ｑ、１４：・・帰還用トラン
ジスタ、■もＣ０１゜１（、Ｃ０２，１もＣＯＩ’、ｉ
も００２’、 Ｒ１＋ Ｒ１２・・・分割抵抗、１もｌ
′・・・レベルシフト用抵抗、Ｑ、 ” ’＋ Ｑ”
５・・・定電流源用トラ゛ンジスタ、’ ｆｉｇ’ｓ
ＩＬ”ｚ・・・定電流源用抵抗、Ｑ５゜Ｑ１２．Ｑ１３
・・・エミッタ７オロア用トランジスタ、几Ｌ 、 ｌ
（、ＬＮ、 ｌｉ、ＬＯ・・・エミッタフォロア用抵抗
。 代理人 弁理士 ｌＷ田利幸 篤１図 ＴＪ″ｃＱ ｖ′Ｆｒ＝ 第 ２ 図 Ｔｃ６ Ｔｒｒｒ 五Ｆ 第 ４ 回 Ｔｃ ｃ。 ０ １’ＴＴ 五Ｅ 第 ５ 図 （良） （“）ンン
す図、４８２図は本発明の実施レリを示す図１．忠３内
は本発明の他の実力也例を示す図、第４図は本発明のも
う°一つの実施間を示す図、４５図（ａ）、 （ｂ）は
本発明の実施例回路の効果（＋−説明するための図であ
る。 Ｑｌ、Ｑ２．Ｑ３．Ｑ？、 ＱＢ、Ｑ９・・・入力用ト
ランジスタ、Ｑ、４１Ｑ１０・・・帰還電圧入力用トラ
ンジスタ、Ｑ、 ６ 、 Ｑ、１４：・・帰還用トラン
ジスタ、■もＣ０１゜１（、Ｃ０２，１もＣＯＩ’、ｉ
も００２’、 Ｒ１＋ Ｒ１２・・・分割抵抗、１もｌ
′・・・レベルシフト用抵抗、Ｑ、 ” ’＋ Ｑ”
５・・・定電流源用トラ゛ンジスタ、’ ｆｉｇ’ｓ
ＩＬ”ｚ・・・定電流源用抵抗、Ｑ５゜Ｑ１２．Ｑ１３
・・・エミッタ７オロア用トランジスタ、几Ｌ 、 ｌ
（、ＬＮ、 ｌｉ、ＬＯ・・・エミッタフォロア用抵抗
。 代理人 弁理士 ｌＷ田利幸 篤１図 ＴＪ″ｃＱ ｖ′Ｆｒ＝ 第 ２ 図 Ｔｃ６ Ｔｒｒｒ 五Ｆ 第 ４ 回 Ｔｃ ｃ。 ０ １’ＴＴ 五Ｅ 第 ５ 図 （良） （“）ンン
Claims (1)
- 【特許請求の範囲】 １、差動トランジスタ回路と、該走動トランジスタ回路
の正相出力を負帰還させる帰還回路とからなり、該帰還
回路が定電流源回路金弔することケ前徴とする面連論」
四回路。 ２、上韻帰還回蹟は、上記差動トランジスタ回路の正相
出力を入力とする第１のトランジスタと、このトランジ
スタのエミッタに接続された抵抗とを有し、この抵抗は
上記遅動トランジスタ回路ビｊの反転入力トランジスタ
のベースに接続されるとともに上Ｉピ定電流源回路に接
続され、上記第１のトランジスタおよび抵抗とを流れる
電流が一定になるように構成されていることｔ％徴とす
る特許請求の範囲第１項記載の高速論理回路。 ３、上記尾屯流源回路が、上記抵抗の一端と低電圧源間
に直列接続して設けられｆｃ第２のトランジスタと第２
の抵抗とからなることを特徴とする特許請求の範囲第２
現記載の高速論理回路。 ４、上記反転入力トランジスタのベースに負荀を取りつ
け、該反転入力トランジスタのベース亀圧の時間的変化
を遅くしたことを特徴とする請求
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190860A JPS5981921A (ja) | 1982-11-01 | 1982-11-01 | 高速論理回路 |
| GB08328981A GB2130830B (en) | 1982-11-01 | 1983-10-31 | High-speed logic circuit |
| DE19833339498 DE3339498A1 (de) | 1982-11-01 | 1983-10-31 | Schnelle logische schaltung |
| US06/547,586 US4609837A (en) | 1982-11-01 | 1983-11-01 | High-speed logic circuit with a constant current source arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190860A JPS5981921A (ja) | 1982-11-01 | 1982-11-01 | 高速論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5981921A true JPS5981921A (ja) | 1984-05-11 |
| JPH0531850B2 JPH0531850B2 (ja) | 1993-05-13 |
Family
ID=16264972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57190860A Granted JPS5981921A (ja) | 1982-11-01 | 1982-11-01 | 高速論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4609837A (ja) |
| JP (1) | JPS5981921A (ja) |
| DE (1) | DE3339498A1 (ja) |
| GB (1) | GB2130830B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314393A (ja) * | 1986-07-05 | 1988-01-21 | Fujitsu Ltd | 磁気バブルメモリ装置のフアンクシヨンドライバ |
| KR100332847B1 (ko) * | 1993-06-16 | 2002-11-13 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 단일단부입력논리게이트를가진집적논리회로 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644194A (en) * | 1985-06-24 | 1987-02-17 | Motorola, Inc. | ECL to TTL voltage level translator |
| JPS62222711A (ja) * | 1986-03-11 | 1987-09-30 | Fujitsu Ltd | ラツチ回路 |
| US4806796A (en) * | 1988-03-28 | 1989-02-21 | Motorola, Inc. | Active load for emitter coupled logic gate |
| JP3039930B2 (ja) * | 1988-06-24 | 2000-05-08 | 株式会社日立製作所 | Ｍｉｓ容量の接続方法 |
| US4871929A (en) * | 1988-07-07 | 1989-10-03 | Motorola Inc. | ECL logic gate |
| US4980579A (en) * | 1988-08-29 | 1990-12-25 | Motorola, Inc. | ECL gate having dummy load for substantially reducing skew |
| US4988898A (en) * | 1989-05-15 | 1991-01-29 | National Semiconductor Corporation | High speed ECL/CML to TTL translator circuit |
| JP2833657B2 (ja) * | 1989-07-13 | 1998-12-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| USRE34771E (en) * | 1989-09-11 | 1994-11-01 | Kabushiki Kaisha Toshiba | Voltage follower circuit having improved dynamic range |
| US5068552A (en) * | 1990-09-10 | 1991-11-26 | Kabushiki Kaisha Toshiba | Voltage follower circuit having improved dynamic range |
| US4931673A (en) * | 1989-10-02 | 1990-06-05 | Advanced Micro Devices, Inc. | ECL-to-TTL translator circuit with ground bounce protection |
| DE4007212A1 (de) * | 1990-03-07 | 1991-09-12 | Siemens Ag | Integrierbare transistorschaltung zur abgabe logischer pegel |
| DE4030631A1 (de) * | 1990-09-27 | 1992-04-09 | Siemens Ag | Ecl-multiplexeranordnung |
| JP2990791B2 (ja) * | 1990-11-20 | 1999-12-13 | ソニー株式会社 | コレクタドットアンド回路 |
| US5324997A (en) * | 1993-02-23 | 1994-06-28 | The United States Of America As Represented By The Secretary Of The Air Force | Delayed negative feedback circuit |
| US5844426A (en) * | 1996-06-13 | 1998-12-01 | Texas Intruments Incorporated | Read Channel device |
| CN118605271B (zh) * | 2024-05-31 | 2025-11-04 | 成都数自自动化科技有限公司 | 一种恒流输入的数字量输入采集电路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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