JPS598193A - ランダム・アクセス・メモリ - Google Patents

ランダム・アクセス・メモリ

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JPS598193A
JPS598193A JP58064650A JP6465083A JPS598193A JP S598193 A JPS598193 A JP S598193A JP 58064650 A JP58064650 A JP 58064650A JP 6465083 A JP6465083 A JP 6465083A JP S598193 A JPS598193 A JP S598193A
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memory
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signal
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JP58064650A
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フレデリツク・ヘイズ・デイル
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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    • G—PHYSICS
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    • G09G2360/00—Aspects of the architecture of display systems
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明Ｕ２次元的ランダム・アクセス・メモリ、特にメ
モリからのデータ転送の効率を数置するプこめに第２の
データ転送ボルトが設けられた半２Ｊｆ体ランダム・ア
クセス・メモリに関する。
［］背県稜術、１ 初１ｖ１のコア・メモリの時代より、アト°ルス可能な
付及び列の形にデータを記憶させる皇のできる多次元的
にアドレスの可能なメモリが利用可能であった。
半導体メモリは２次元的プレ式を保ちながら発達したの
で、記憶素子は双安蓋回路又はキャパシタ静電荷蓄積素
子の行列の形に構成されている。後者の型の装置のキャ
パシタ素子は、記１意されたデータが２進数の１か０か
火示す素子上の出、菊を維持するために周１υｊ的な間
隔でリフレッシュ父性なう必要がある。この時谷記憶素
子は、読取り又は脅込の行なわれる記憶素子の付及び列
ケ踵別する事によってアドレスされる。
メモリ技術は、半導体装置を用いたコンバクドブ、ｃ記
憶実直に関する需要の増大と共に発展した。
それらのメモリに対するＷＮ　９に応答して、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）が、多
（のメモＩＪ　ＬＣ，用技術に関する価格効率の良憶す
べき２進数値を表現するためにキャパシタ上に静電荷を
蓄積する。キャパシタ素子は行列形式に配列され、各キ
ャパシタ素子をアクセスい１（当な電荷を加えるために
読取回路及び書込回路が設けられる。キャパシタ素子は
メモリに加えられる？？ＪａＯ行アドレス・ビット及び
複数の列アドレスビットによってアドレスされる。
ＤＲＡＭは、キャパシタ上に適正な電荷を維持するため
にリフレッシュ動作を必要とする。Ｄ　ＲＡＭに関する
クロック及びアドレス機構は外部的に加えられる信号に
応答して典型的には２〜４ミリ秒毎に列の周期的なリフ
レッシュを行７’、（’＋ｏＤＲＡＭに加えられる外部
的タイミング信号には行アドレス信号（ＲＡＳ）及び列
アドレス信号（ＣＡＳ）がある。ＲＡＭはこれらの外部
信号に応答して再充電ヲ行ない、付加的に供給されるア
ドレス信号に応答して各メモリ・セルをアドレスするた
めのタイミング信号を与える。入力／出力（■１０）ボ
ートは、ＤＲＡＭに外部から加えられる１込コマンド及
び読取コマンドに応答してデータケ受り゛取りまたデー
タを供給する。
半導体メモリに関する内部クロック信号は、ＲＡＳ（ｉ
号がメモリ・セル・アドレスと共に生じる時にメモリ・
セルの行をアドレスする。ＲＡＳ信号はメモリ・サイク
ルの開始位置を示す。２５６×２５６の形式に構成され
たメモリにおいて、２５６行２５６列のメモリ・セルが
アドレスされる時、１つのＲＡＳ信号の間に行全体の２
５６のセルが２５６の対応するセンス・アンプに出力さ
れる。列アドレスは、アドレスされた行の各メモリ・セ
ルから引き出された情報を保持しているセンス・アンプ
をテコードするために使われる。
メモリから読取られ又はメモリに■、込まれるデータは
半導体メモリ内の単一の入力／出力ポートを；＋Ｃ１）
異する。メモリ・チップ上には、適当なＲＡＳ及びＣＡ
Ｓ信号がメモリ・クロッ久回路に与えられるまで入出力
データを保持するためにラッチが設しＪ゛られている。
イ１ゝてのデータが単一の人力／出力ボートを通過する
事はデータの転送速度を′ｌＩＪす限する。さらにダイ
ナミック型のメモリにおいては２〜４ｍｓ％に２５６サ
イクルのリフレッシュが必鮒すので、メモリからの又は
メモリへのデータ転送の時間がさらにい（らか増加する
であろう。
ある応用技術、例えばビット・マツプ記憶方式のラスク
表示技術においては、表示装置のＣＲ１画像を形成する
ためにデータがメモリから供給される。画像が消失する
前に有限の減衰時間が存在するが、通常スクリーンはフ
リッカを防市するために１秒間に２５〜８０回リフレッ
シュされなければ７．ｃｃ−）ない。従って表示装置を
リフレッシュしておくだめにメモリから連続的なデータ
・ストリームが読取られブより゛ればブＩらない。この
表示装置リフレッシュ機能は入力／出力ボートライ阜５
事によってメモリ・データの更≠１と干渉する。この時
新しいデータは記憶できない。リフレッシュ１υ（間中
、処理装置によるデータの処理はり）Ｖツンユが完了す
るまで停止され７．（げれは／、ｃら／。［（・。従っ
てマツブト・ラスク技術を用いた実時間的／〔表７Ｊｅ
の尖角は、メモリに癲Ｊへまれるべき更新情報と表／Ｊ
り摸］白二のリフレッシュのためσハク’ｆ、み出しデ
ータとυ几１１でメモリ乞時分利便用Ｉる」１から課ぜ
られた１１川１）ｌ（の／こＮ）に１木目”１１７：、
（４）のとなる。ル）るラスタ表示技術においてｄ：、
情Ｙｌλ史Ｘノ「は利用１す１止なメモリ・ザイクル・
タイムの２０　％未７ｊｔｌ’ｉ占めるので実時間的グ
ラフィック六ボの実現を阻害している。
以１−の間に’ｌＪ点ｒ（渭慈しながら、本発明がなさ
れた。本発明１ｄ　１全でのトラフィックが単一のＩ１
０ホードを１１＋１〜山してメモりに付く事によってメ
モリ便用に課せられる１間限ｆ：Ａ−緩相しようと−４
るもので、１；）る。本発明はラスク表不装置ＶＣ関し
て説明を何ｔ、ｃ　’）が、当然の事ながらＲＡ〜１へ
の及びＲＡ　ＩＶ’１からの′：ｒ−タ転送速度を改善
する／こめに他の応用技術に本発明のメモりを用いても
よい。
〔発明の開４＜〕 本発明の１」旧はランダム・アクセス・メモリに関する
データ転プ＾速度を増加させる串である。
奎尤明の−’Ｈ１に４様によれ（′よＲＡ　Ｍのデータ
転送速度を増加させるために第１のＩ１０ボート及び第
２のＩ１０ボート火杉山してＲＡＭへのアクセスが行プ
ｊわれる。
本発明のより具体的な態様によれは、ＲＡ　Ｍの主Ｉ１
０ボートヲ経由するデータ１匣送と実′拘的に非同期的
に第２のＩ１０ポートな経由して転送サイクル中に行全
体を読取り又は宵込む馴１のでき゛る２次的記憶装置が
ＲＡ　ＭΦに岐し丁１）れる。
これらの目的及び利点は本発明の装置白を用いれ゛ば実
現できる。ＲＡＭＫは、ＲＡＭセルからルンるいはＲＡ
Ｍセルへデータの行を転送する事のできる内部行バッフ
ァ・レジスタがｒｌ’ｉ　Ｍ″られる。行バッファ・レ
ジスタは並列にＲＡ　Ｍのセンス・アンプに接続される
。直列モード又は、ｌｋ列モードのいずれが選択されて
いるかに依存して外）４１Ｓパルス信号又はアドレスヲ
受は取る時に行バッファ・レジスタの内存火受は取るよ
うに第２の出カポ２トがＲＡ　Ｍチソグ上に設けられる
。
本発明の良好な実施例においては、竹バッファ・・シフ
ト・レジスタかＲＡ　ＭにＨＶしづ゛し）れる。イー丁
バッファ・レジスタｉｊ　、ＲＡ　ＩＶＩのセンス・ア
ンプからデータを父し丁取るために籾、数の＼１１；重
入力が接続されている。イ］か−アドレスされ、＋ｊ’
ｊ取転送ノ（ルスカＩＮ　Ａ　Ｍ　外１４１ｉのソース
からレジスタに加えられる時、行バッファ・レジスタへ
の行ワードの転送が行なわれる。次に付バッファ・シフ
トレジスタに加えられる信号はレジスタの内科を第２の
出カポ−ｌ−にクロックする。行バッファ・レジスタか
ら旧刊にデータを７７トする代りに、行バッファ・レジ
スタの個／７のピッ）・記憶位１１尾欠アドレスするた
めに行バッファ・レジスタと共にテコーダを用いる月１
もできる。
良的な実施例のメモＩＪ　’＆用いれは、行バッファ′
　・レジスタへのデータのブロック転送の結果としてＣ
ＲＴ表示装置が改善される。第２の出カポ−１・ば（ｌ
ｔＴ表７Ｊ＼’（、＝　１）フレッシュするのに必要な
りフレソ７ユ前報を世相するために防Ａつれる。従って
人手のためのりフレソンユ情徽で主Ｉ１０ボートが占有
される事による遅９１Ｆ：を・ンレする事な（、主Ｉ１
０ボートを用（・て恢の表示のために断じ（・画素デー
タでメモリ内芥を更新できる。さらに行バッファから表
示をリフレッシュしながら主記憶の表示記憶内容の更新
を行なえば、画像に関する干渉の問題が生じない。
本発明の他の実施例は第２のＩ１０ボー）１＋−イ由し
てデータ・ブロックを読み出す事のみならす第２のＩ１
０ボートを経由してデータ・ブロックを書込む事も可能
にする。第２のボー１経由して他の出力装置例えば印刷
装置、ディスク装置（ｔ１通信装置等を駆動するために
第２のボート及び行バッファを用いる事も当然可能であ
る。
〔発明を実施するだめの最良の形態〕
第１図は本発明の１実施例のダイナミックＲＡＭの構造
を示している。Ｄ　ＲＡ　Ｍは２５６Ｘ２５６のメモリ
・セルのマトリックス１１を含む。この構造に取って好
ましいと考えられる技術ｄ１、必安なチップ面績を最小
限に保つコンパクトなＩｔ　Ａ　Ｍを提供するシリコン
・ゲートＮＭＯ８技術である。
この例でｉ：　Ｄ　ＲＡ　Ｍが用いられるが、本発明し
１、他の型のメモリにおいても当然夫施できる。
クロ、ツク発生装置及びタイミンク発生装置１６は、マ
トリックス１１をテコードするための内部クロックイ苫
−号、１しびに入力ラッチ２０及び出力ラッチ２１を経
て」ヨＩ１０ボート２６へ及び主Ｉ１０ボート２ろから
ラッチ情報を与える。各列に対して１つ接続されている
複数個のセンス・アンプ１７ｉ１：、ＲＡＳ信号及び行
アドレスに応答して、その行に記憶されていたデータか
ら成る出力信号を与える。行デコーダ１２１は信号線Ａ
Ｏ〜Ａ７−に〇行゛アドレス・データを受は取りＲＡ　
Ｓ信号に応答してマトリックス１１に適当なテコード侶
号を加えるために用いられる。列デコーダ１６は入力Ｂ
Ｏ〜Ｂ７を愛り取り、センス・アンプ１７の出力に接続
されたゲート１９をエネーブルする事によって、アドレ
スされた行のうち１ビット乞選択する。ＡｉＪ述の構造
は多くの既知のｌ）　ＲＡ　Ｍに共辿でｋ）る。
このＤ　ＲＡ　Ｍには行バッファ・シフトレジスタ２５
が設しナられている。行バッファ・シフトレジスタ２５
は、センス・アンプ１７の各・マから出力を受は取るよ
うに接続された並列人力を有する。
但し図面にはメモリの２５６個のセンス・アンプのうち
６個しか示して（・ない。
行バッファ・レジスタ２５ば、読取／転送（Ｒ／Ｔ）端
子２乙に加えられるパルスに応答して並列ロードを行な
５機能を有する型のシフトレジスタである。行バッファ
・レジスタ２５０内界は、ＲＡＭ／Ａ’４ｔｓから端子
２７にクロック・パルスが加えられる時に第２のポート
２４に順次にケートされる。
従って、本発明の１実施例のＲＡ　ＩＶＩにおいては、
ＲＡ　Ｍを含むパッケージ上に６つの伺加的な端子が見
い出される。６つの端子とは、内部的に接続されたレジ
スタに並列にデータをロートする事を可能にするための
読取／転送端子２６、行バッファ・レジスタ２５０内芥
な直列的にゲートする／こめのクロック・パルスケ受り
取るだめの端子２７、そして行バッファ・レジスタ２５
の出力を供給するだめの第２のポート２４である。
第２図を俗間すると、ＲＡＭに関するデータ転送ケ１１
ｉ１１　イ卸するためにＲＡＭに外ＭＳから加えられる
波形のタイミング図が示されている。最初のものＣ口え
ＡＳ信号である。この信号はイアアドレスの１ぎ号ＡＤ
−Ａ７（第１図）が有効でル）る事を指定するために使
われる。この１ぎ号は、メモリの特定の行からキヤパシ
タの電荷の形のデータを隣接する列信帰庫に移すメモリ
動作を開死させる。この行はメモリ・サイクルの終りに
ＲＡＳ信号が除去されるまで活性状態にある。センス・
アンプはＲＡＳ　１Ｋ　１号に」：ってアンラッチさ才
ｔ１＾己１．＠されて℃・た列Ｉ１３、イ；訂ケ４−ノ
スし、そして＾己１．＠されて℃・た亀イ釘状悪に基づ
いて列電圧を１状態又はＯ状態にする。
ｆｌ′ＬってＲＡＳザイクルＪυ］間中に、アドレスさ
ｉｔたメモリ竹のキャパシタ記１、ハ素子かりフレッン
ユされ、る。適意の用１恰では、周ル」的に加えられる
ＲＡＳ情号信号１メ七り・サイクルを構成し、この時リ
フレツンユが起きるか又は主Ｉ１０ボートを経由してメ
モリー＼のもしくはメモリからのデータ　アクセスか１
丁１．ｊ：、λっれる。
行アドレスは、第１の即ち主ポート２６を経由してメモ
リにデータを１込み又はメモリからデータを読み出すた
めに、ＲＡＳ信号に一致して又はそれに先行して加えら
れなければ′ｔ、（６１えい。ＲＡＳ信号の印加後短時
間で行アドレスＡＤ−Ａ７はラッチされ、除去され得る
。次に列アドレスＢ　Ｏ〜Ｂ７が、晋：１ｍは同じアド
レス・ピンから加えられる。このアドレスが有効になる
と、ＣＡＳ信号が加えられる。列アドレスはＲＡＳ信号
の期間中に加えられ、列アドレスＢＯ〜Ｂ７に従って列
のデコードケ行なわせる。次に、データがメモリから読
取られる時に出力ラッチをロードするためにＣＡＳ信号
が、ゲート１９を動作さぜるに必要な内部クロック信号
を開始させる。
Ｒ／Ｔコ々ンドは行アドレス・バッファ・レジスタ２５
に加えられる読取／転送コマンド信号である。この信号
はＲＡＳ信号の開始時に行がアドレスされた後で生じな
けれはならＩよい。１バーって、ＲＡＳ信号期間中に、
行アドレスによって指定されたｆｊｒ　５．ｊ”：の行
に関する記憶データをセンス　アノプ１７が出力してい
る時に、センス・アンプの内′？≠か行バッファ・レジ
スタ２５　（／（、格納される。この方式は、ある行か
アドレスされＲ／Ｔコマンドか！７：１４子２６に加え
られ、そしてセンス・アンプがアドレスされた行に対応
する有効なデータを含む時に行バッファ・レジスタ中に
行ワードを導入する事を意図している。
第１図にボすよ５な装置６を用い、第２図のタイミング
に従って動作さぜると、データは主ポート２ろに関する
トラヒックに熱間１糸に、メモリ・サイクル中にイアバ
ッファ・レジスタ２５に入る事ができる。データは、ひ
とたびイアバッファ・レジスタ２５にｉｆｆ旨試３れる
と、端子２７（／こ加えられるクロック・パルスに応答
して第２のポート２４ｋＭで直列に転送できる。もつと
も、吊２のＩ１０ボートに刻する転送様式として直列デ
ータ転送を示したが、主ポートの列テコーダと同様にＸ
ＩＶ列出力テコーダを設り゛てもよ℃・。Ｃ１ζＴ表示
の場合、表７Ｆテータの−ＭＢ　ｉｌ’ｊ：　表７Ｊ＜
スクリーンのリフレッシュ（ｌこそれが必要とされる時
間の少し以前に行バッファ・レジスタ２５に入力できる
。行バッファへのデータ転送りよ、センス・アンプが有
効なデータを含んでいるＲＡＳサイクル中の任意の時間
に竹な５事ができる。これは読取、１″込又はリフレッ
シュ（ＣＡＳなし）・サイクルのいずれにおいても可能
である。多くの実施例では転送はリフレッシュ（ブラン
ク）ＲＡＳサイクル中に起きる。また行バッファ・レジ
スタ２５は、第２のポート２４かもデータを受は取って
行バッファ・レジスタに記憶させる事ができるように構
成する事も１可能である。行バッファ・レジスタ２５に
記憶させたデータは、適当なＲＡＳサイクル中に選択さ
れた行アＩ・レスにおいてダイナミックＲＡＭの記憶装
置に転送する事ができる。行バッファ・ンフトレジスタ
は、データを受は取るだめの記憶位置の行が適当にアド
レスされた時にコマンドに応じて板数のケートから並列
データ乞センス・アンプに供給するために読取転送コマ
ンドを実行するであろう。
第１図のメモリは第６図の標準的なＣＲｉ”表示技術に
おいて用いる事ができる。第６図には各々２５６Ｘ２５
６形式に構成されたメモリ６１〜４６が示されている。
谷メモリ６１〜４６には行バッファ・レジスタ４７〜６
２が備わっている。各行バッファ・レジスタは、出力ポ
ートロ６〜７８に４及絖された直列出力を有する。１６
１固の出カポ−１−６３〜７８からのデータは高速１６
ビツト・／フトレジスタ７９に」；って直列化され、ラ
スタ・スキャン表示のだめの画素データを供給する。
第６図の装置は４０〜５０Ｈでリフレッシュされる１０
２４ｘ１０２４＋…ｊ素の表示欠与える事かできる。行
バッファ　レジスタ４７〜６２は１６ＣＬあるいは２４
０　ｎｓの速度で、そして１６ビツト・シフトレジスタ
７９はＣＬある（・は１５ｎｓの速度でクロックされる
。行バッファ・レジスタは、行アドレスがメモリに与え
られ読取／転送パルスがシフトレジスタに加えられた時
に肪しいデータを受は取るように構成される。これは、
４０９６画素即ち４走食勝毎に必要となる。読取／転送
はラスタ定食のＣＲＴビーム・リトレース中に行／ｆ５
小ができる。表示時間に関するリトレース時間は４マイ
クロ秒であり、これはデータ転送に関する非常に単純な
窓を可能にする。表７ドのリフレッシュが起きている間
に、メモリは主Ｉ１０ポートを経て新しいデータを受は
取る事もできる。行バッファを用いれば２４０ナノ秒４
Ｕｌではなく７５マイクロ秒毎に１つの主ポート・サイ
クルしか必要ではない。
第６図のメモリ装置を用いると、１つのＲＡ　Ｓ信号あ
るいはメモリ・サイクルにおいて行バッファ・レジスタ
にデータを与える事ができる。従って１つのＲＡＳ信号
が、表示のりフレッ／ユ機能のために２５６Ｘ１６ビツ
トの′［Ｈ報、即ち表７ドの４走食線を発生ずる。これ
は、主Ｉ１０ボートを経由してリフレッシュ情報を提供
していた従来のメモリにおいてはＲＡＳあるいはメモリ
・ザイクル当り１６ビツトしか得られなかったのと対照
的である。
第２のＩ１０ポートは、主Ｉ１０ボーＩ・に関して殆ん
ど井目Ｊ１．１１的に且つかなり高速でデータ促供給で
きる。表示のりフレソンユとメモリ更ａ「処理に回じ同
１ｔ、ｉｌ的なりロック・タイミングを用いる心安はな
（・。従ってメモリ・スループットを全体的に改善しな
がらリフレツンユ動作を行Ｗｃ　”）事ができる。
第４図を参照すると、第２のポート８５を経て行バッフ
ァ・レジスタ８０中のデータをより柔軟に読取るための
本発明の別の実施例が示されている。ここでは行バツフ
ア８０中の選択されたデータのアドレスを受は取るａ数
の人力線ＣＤ−Ｃ７をイＪするアドレス・レジスタ８４
が用いられている。これらのビットは、２５６本の信号
線の１本なテコードし、その信号線は１つのゲート・ス
イッチをターン・オンし、１ビツトが第２のポート８５
に出力される事を可能にする。この方式では行バッファ
・レジスタ８０はデータ・シフトの能力を持つ必−安が
ない、データは単にアドレスＣＯ〜Ｃ７及び出力転送を
エネーブルするだめの適当なアドレス有効信号を与える
事によって第２のボート８５に転送される。
回路８９は、レジスタ８４に加えられるアドレスによっ
て識別される１つの数字を選択するようニ、行バッファ
８０及びアドレス・しｔラスタ８４に接続される。アド
レシング・ソースが有効なアドレスを与えた時、データ
有効コマンドがレジスタ８４をエイ、−プルする。この
技術はメモリ８ろのデータを行バツフアにブロック１１
広送する小を＋ｉｌ北にし、各データ・ビットはさらに
行バッファからＲＡ　Ｍの外部へ転送される。アドレス
されだデータを保持するプこめに出力ランチ８８を設け
てもよい。
第５図に示す本発明の他の実施例では、１対のマスター
／スレーブ・ラッチ９０１９１及び９２．９３を用いて
、データかメモＩＪ　Ｉ　Ｄ　Ｏからブロックの形で入
力及び出力される。第２のＩ１０ボー）９５Ｕマスター
／スレーブ・ラッチへデータを与えまたそこからデータ
を受は取るように接続される。マスター／スレーブ・ラ
ッチ９２．９ろに関するタイミングは１ｌｌｌイＩＴＩ
＋論理回路９Ｂによって、ＲＡＭチップに内部的に与え
られる。書込コマンドがＲＡＭチップ外からｉｌｉ制御
論理回路９８に！弘えられる時、ボート９５に生じてい
る直列データがマスター・ランチ９２に入る１１化口ｆ
ｆｉヒ（ｆこするようにマスター・ラツチソ２１ｆ（ク
ロック・パルスが加えられる。マスター・ラッチ９２の
自答ハスレープ・ラッチ９３に並列にロートされ、そこ
でメモリ１ｏＯＫｍ込む／ζめに保持される。ＲＡＳサ
イクルの間、メモｌ）　Ｉ　Ｕ　Ｏはスレーブ・ラッチ
９３の内科２・プは取るためにメモリ　ワード位置にお
いてアドレスされ、世込みコマンドがメモリのクロック
発生器及びタイミンク発生器に与えられる。
次にスレーブ・ランチのデータは、接ｎ■−されたセン
ス・アンプ１０１によって〕酌当な何アドレスに書込ま
れる。
同＼イ求に、マスター／スレーブ・ラッチ９０．９１は
仇取り信号に応答してデータのブロックをメモ！Ｊ　Ｉ
　Ｄ　Ｏから読取るためにも使われる。制イ引１論理回
路９Ｂはマスター・ランチ９ｏにエネーブル信号を与え
、データを４９４刀マスター・ラッチ９゜に１ｖり送し
次いでスレーブ・ランチ９１に伝送する事うテ１」丁［
１目にする。スレーブ゛・ラッチにおし・てデータは出
力データとして第２のポート９５に利用可能となる。
第２のボートから主記憶ヘデータを転送するためにマス
ター／スレーブ・ラッチを用いる事は、第１のＩ１０ボ
ートと第２のＩ１０ボートとの間のデータ転送の間に大
きな独立性を与える。第２のＩ１０ポートを経由する仇
取りザイクルの間、行データはメモリ・ザイクルの間に
マスター・ラッチに転送できる。行データはその後、第
２のＩ１０ポートを経て即ｊ坐に転送するために対１心
ずろスレーブ・ラッチに転送され得る。スレーブ　ラツ
ーｆ−ニデータが存在ずれば、マスター・ラッ−ｆ−ｋ
ｌ、ＲＡＭからの行データのためにイマ１加１１′リン
ｆメ七り・ザイクルを待つ小なしに什意の時間にデータ
を受は取る墨ができる。マスター　ラッチが１〕スレー
ブ・ラッチへの：ｌＱｉ送後、マスター・ラッチに１２
、スレーブ・ラッチが第２のＩ１０ボートヲ叶山して冷
１−取られているｊす１間中にメモリがら次のイ１デー
タを受げｆ１ゾるように解放さ才人る。
砦込み動作中、マスター・ランチがデータ馨受けＪＡＭ
る間にスレーブ・ラッチが行データをメモリにロートす
るようにする事によって同様の利点が得られる。
このように、メモリに対して第２のＩ１０ポートを経由
してデータのブロック転送できるようにし、それによっ
てメモリに対してデータ転送を行７’ｒ　５主Ｉ１０ポ
ートのより効率日ワな使用を可能にする改良されたＲ　
Ａ　ＩＶＩについていくつかの実施例を用（・て説明し
て来た。ラスク走査表示装ｊ１ゴに関して装置６を説明
して米だが、第２のＩ１０ボートによって与えられる利
点ｌは、メモリに対するデータ・フローを増強するため
に他の周辺装置に用いてもよい。
本発明は１つのＲＡＳサイクルル）るし・１はメモリ・
サイクルの間に第２の出力ポートに行ワードをブロック
転送するために２次元的ＲＡ　ＩＶＩの構成を利用して
いる。従って２４）６Ｘ２５６形式のメモリにおいて、
ＲＡＳサイクルあるし・はメモリ・サイクルの１昌１に
行バッファ・レジスタに１１ｆＫ２５６ビツトの１つの
行が転送される。行バッファレジスタ内容の転送は、王
Ｉ１０・ポートを叶由する主記憶のデータ転送に独立で
あり得る。Ｘ１メモリ構成において、従来の単一のＩ１
０ポート火経て２５６ビツトの行データケ転送するにば
２５６のメモリ・サイクルが必要である。本発明は行デ
ータケバッファ・レジスタに転送するのに１回のメモリ
・サイクルしか必要でない。次にデータはバッファから
第２のポートを経て転送する事ができる。
従ってメモリに対するデータ転送効率の改善が与えられ
、それによりテイジタル処理装置の全体的速度が増加す
る。
【図面の簡単な説明】
第１図は本発明の１実施例のランダム・アクセス・メモ
リの構造を示すブロック図、第２図は第１図のメモリに
関するデータの転送のためのタイミング図、第６図はＣ
ＲＴ表示装置゛６に関するリフレッシュ動作において第
１図のメモリを使用する事を説明するための図、第４図
は行バッファに含まれるビットのテコードが行われる他
の実Ｍ１１例を７ドす図、第５図はマスター／スレーブ
・ラッチを用いて第２のＩ１０ボートを経てメモリにデ
ータ転送な有７ｒ　５別の実施例を下す図で没）る。

Claims (2)

    【特許請求の範囲】
  1. （１）行列形式に構成された複数の記憶位置と、各行を
    アドレスする手段と、 暖数のセンス・アンプと、 上記虚数のセンス・アンプから並列入力を受り取るよう
    に接続された行バッファ・レジスタと、上記行バッファ
    ・レジスタの出力に１要絖された出力ボートと、 」−乙巳センス・アンプ゛から上菩己行バッファ・レジ
    スタにデータを転送させる手段と、 上記行バッファ・レジスタに記憶されたデータ・ビット
    をシフトさせ上記出力ボートに直列にゲートするための
    クロック手段とを有するメモリ。
  2. （２）行列形式に構成された複数の記憶位置と、各行を
    アドレスする手段と、 複数のセンス・アンプと、 上記複数のセンス・アンプとの間でデータ転送を行なう
    ように接続された行バッファ・レジスタと、 上記センス・アンプに接続された第１の入出力ボートと
    、 上記行バッファ・レジスタに接続された第２の入出力ボ
    ートと、 上記センス・アンプと上記行バッファ・レジスタとの間
    でデータ転送を行なわせる手段と、上記行バッファ・レ
    ジスタと上記第２の人出力ポートとの間でデータ転送を
    行なわせる手段と欠有する メモリ。
JP58064650A 1982-06-30 1983-04-14 ランダム・アクセス・メモリ Pending JPS598193A (ja)

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