JPS6250939A - デユアルポ−トメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、シリアルポートを有するデュアルポートメモ
リの改良に関する。

［従来の技術］ デュアルポートメモリは、ランダムアクセスポートの入
出力とは独立に、データをシリアルに入出力できるシリ
アルポートを有するものであり、これが実用化され始め
た。

デュアルポートメモリは、ランダムアクセスとシリアル
入出力とを、はとんど無関係に実行することができる点
で優れている。したがって、シリ。

アル入出力と並行して、ＣＰＵが行なうランダムアクセ
スはほとんどｌＯＯ％実行できるので、メモリの書換え
を早く実行することができる。このために、画像用メモ
リとして使用すると、その表示性能と描画性能とを、容
易に向上させることができる。

現在発表されているシリアルポートには、次ノ２つのタ
イプがある。

第１のタイプは、シリアルデータバッファとしてシフト
レジスタを使用するものである。このタイプは１画面に
おけるライン（ロー（ＲＯＷ）’）の最初からのみ入出
力でき、そのラインの途中からの入出力が不可能である
という問題がある。また、同一ラインにおいて、シリア
ル入力しない部分のデータも、一括してシフトしてしま
うので。

そのシリアル入力しない部分のデータを保存することが
できないという問題がある。さらに、上記タイプは１次
のラインに続けて入出力することができないという問題
もある。

一方、第２のタイプとしては、シリアルデータを、一定
長以上連続して出力可能なデュアルポートメモリがある
。このタイプは、データバッファとシリアルセレクタと
を使用するものである。

上記第２のタイプは、次のラインへの連続動作をさせる
ためには、データバッファへの読出し書込み転送サイク
ル（データトランスファサイクル）と、シリアルポート
におけるクロックとを同期化する必要がある。このため
に、記憶装置の外部でデータトランスファサイクルと、
シリアルポートのクロックとを同期化しなければならな
いという問題がある。つまり、ランダムアクセスポート
と、シリアルポートとを同期化しなければならない、ま
た、この同期化を実現するためには、内部を部分的に高
速回路にしなければならないという問題も有している。

［発明の目的］ 本発明は、上記従来技術の問題点に着目してなされたも
ので、任意のアドレスから任意の長さのデータを入出力
でき、ランダムアクセスポートとシリアルポートとを完
全に非同期で入出力でき、また、通常のスピードの回路
のみで動作するシリアルポートを提供することを目的と
する。

［発明の概要］ 本発明は、任意のアドレスから任意の長さのデータを入
出力でき、しかも、ランダムアクセスポートとシリアル
ポートとを完全に非同期で入出力できるようにするため
に、シリアルデータバッファを２つ設け、セレクタ方式
でシリアル入出力し、そのデータバッファへのリードポ
インタとライトポインタとシリアル入出力ポインタとの
３つのポインタによって、上記データバッファを選択す
るものである。また、シリアルポートの入出力モードが
変化したときに、上記３つのポインタをり°セットする
ものである。

［発明の実施例］ 第１図は、本発明の一実施例を示すブロック図である。

この実施例は、記憶部としてのメモリセルアレー１０と
、ランダムアクセスポート部分と、シリアルポート部分
と、タイミングジェネレータ７０とを有する。

上記ランダムアクセス部分として、ローアドレＸ　／＜
ッファ１１と、ローアドレスデコーダ１２と、カラムア
ドレスバッファ１３と、カラムアドレスデコーダ＆セレ
クタ１４と、データバッファ１５とが設けられている。

また、上記シリアルボート部分として、データトランス
ファゲート２０と、ダブルシリアルデータバッファ３０
と、シリアルデータゲート４゜と、入出力データバッフ
ァ４０ａと、シリアルシフトレジスタ５０と、シリアル
アドレスバッファ６０ａと、シリアルアドレスデコーダ
６０とが設けられている。

第２図は、上記シリアルポート部分の詳細を示す回路図
であり、メモリセルアレー１０の中の１つのメモリセル
（ｉビット）に着目した場合の回路図である。

したがって、実際には、第２図に示す回路が、所定ビッ
ト分の数だけ、横方向に配列されている。

データトランスファゲート２０、シリアルデータゲート
４０として、それぞれ、ＦＥＴ２１．４１が設けられて
いる。

ダブルシリアルデータバッファ３０は、シリアルデータ
を保持するバッファが２つ設けられたものである。この
ダブルシリアルデータバッファ３０の切換えは、前記３
つのポインタが行なう。

すなわち、ライトポインタ３７と、リードポインタ３３
と、入出力ポインタ３８とがそれぞれの動作に応じて、
ダブルシリアルデータバッファ３゜の中のどのデータバ
ッファを選択するかを制御する。

つまり、ダブルシリアルデータバッファ３０としては、
シリアルデータバッファ３１（「シリアルデータバッフ
ァＯＪともいう）と、シリアルデータバッファ３２（ｒ
シリアルデータバッファ１」ともいう）と、各種ポイン
タ、モード、サイクル状態によって、データの接続関係
を切換え選択制御するスイッチ３３，３４，３５，３６
゜３７．３８．３９と、スイッチ３３．３４とともに動
作して、シリアルデータバッファに対するロードパルス
を与えるＡＮＤ回路３０ａとＮＯＲ回路３３ａ、３４ａ
とで構成される。

シリアルシフトレジスタ５０、シリアルアドレスデコー
ダ６０としては、それぞれ、１ビツトについて、シフト
レジスタ５１．ＡＮＤ回路５２）デコーダ６１が１つづ
つ設ζすられている。

第３図は、タイミングジェネレータ７０の具体例を示す
回路図である。

データトランスファイネーブル信号を作るＡＮＤ回路７
１と、各種モードまたはサイクル状態を記憶するフリッ
プフロップ７２〜７６が設けられている。

フリップフロップ７２は、シリアルオペレーションモー
ド（シリアルインまたはシリアルアウト）を示すもので
あり、フリップフロップ７３は、データトランスファサ
イクル中であることを示すものであり、フリップフロッ
プ７４は、り一ドデータトランスファサイクル中である
ことを示すものであり、フリップフロップ７５は、ライ
トデータトランスファサイクル中であることを示すもの
であり、フリップフロップ７６は、シリアルアウト／シ
リアルインモードのうち、いずれか一方のモードである
かを示すものである。

ＡＮＤ回路７２ａ、７４ａ、７５ａは、フリップフロッ
プ７２〜７６のセットクロックまたは入力データを作る
回路である。

ＡＮＤ−ＮＯＲ複合回路７７は、フリップフロップ７２
が変化するサイクルにおいて、シリアルポインタのリセ
ット信号を作成するものである。

ＡＮＤ回路７８．７９は、各々のロードクロック（シリ
アルレジスタロードクロック信号およびシリアルデータ
バッファロード信号）を発生する回路である。

また、フリップフロップ８０．８１，８２゜８３は、そ
れぞれ、リードポインタ、ラインドポインタ、θ番目の
データバッファ用シリアル入出力ポインタ、θ番目以外
のデータバッファ用シ１゛アル入出力ポインタの状態を
保持するものである。

ＡＮＤ回路８２ａ、インバータ８３ｉは、それぞれ、フ
リップフロップ８２．８３に反転信号を供給するもので
ある。

次に、上記実施例の動作について説明する。

第４図は、データトランスファーサイクルの動作を示す
タイムチャートである。

このタイムチャートは、メモリセルアレー１０とダブル
シリアルデータバッファ３０との間におけるデータのや
りとりを示すものである。

データトランスファサイクルは、ローアドレスストロー
ブ信号がアクティブになるタイミング（前縁微分信号の
発生時）におけるＡＮＤ回路７１の条件が成立する際に
実行される。つまり、メモリサイクルの最初に、アウト
プットイネーブル信号が「０」であることによって、デ
ータトランスファサイクルが開始され、データトランス
ファサイクル信号がセットする。

これによって、データトランスフアゲ−）２０は、この
サイクル中オンされる。

このときのライトイネーブル信号のレベルによって、メ
モリオペレーションモード（つまり、データトランスフ
ァサイクルにおいて、メモリセルアレイ１０をリードす
るかライトするかを指定するモード）が決定され、リー
ドデータトランスファサイクル信号、または、ライトデ
ータトランスファサイクル信号がセットされる。

次に、カラムアドレスストローブ信号がアクティブにな
るタイミング（カラムアドレスストローブ信号の前縁微
分信号の発生時）におけるライトイネーブル信号のレベ
ルによって、シリアルオペレーションモード（つまり、
シリアルホードの入出力モード）の内容が決定される。

この値は、カラムアドレスストローブ信号がアクティブ
でなくなるタイミングで、シリアルアウト／シリアルイ
ンモードのフリップフロップ７６に移される。このとき
に、シリアルオペレーションモードが前の値と比較して
変化していると、複合回路７７の出力がｒＯＪになり、
フリップフロップ８０〜８３のポインタは、総てリセッ
トされる。

次に、リードデータトランスファサイクル信号が「１」
のときに、前記タイミング（カラムアドレスストローブ
信号がアクティブでなくなるタイミング）でＡＮＤ回路
７９の入力条件が成立する。したがって、シリアルデー
タバッファロード信号が出力され、第２図に示すスイッ
チ３３゜３３ａまたは３４ａを通して、−シリアルデー
タバラ２アへのロードストローブパルスが供給される。

リードデータトランスファサイクル信号が「１」であり
、スイッチ３５はオンされるので、メモリセルアレイｌ
Ｏからのリードデータが供給される。また、このときに
、リードポインタ用プリップフロップ８０の指定するデ
ータバッファに対して、ストローブパルスが与えられる
。

次に、ライトデータトランスファサイクル信号が「１」
のときに、スイッチ３６がオンする。このときにライト
ポインタ用フリップフロップ８１の指定するバッファの
データが、スイッチ３７によって選択され、メモリセル
アレー１０へ４１６される。

以上のデータトランスファサイクルにおいて。

メモリセルアレー１０とデータバッファとの間でデータ
転送が実行される。メモリセルアレーｌＯは、前縁微分
信号におけるローアドレスによって指定される。

一方、カラムアドレスは、カラムアドレスストローブ信
号の前縁微分信号の発生タイミングでシリアルアドレス
バー２フアに取込まれる。このアドレス値は、シリアル
アドレスデコーダ６０に伝えられ、このデコード値と一
致する１つのシリアルアドレスデコーダ６１の出力が、
「１」となる。

この状態で、カラムアドレスストローブ信号の後縁微分
信号が発生したときに、シリアルポートがアイドル状Ｆ
！ｆ（シリアルイネーブル信号が「０」の状態）である
ことを条件として、ＡＮＤ回路７８が成立し、ロードク
ロック信号が出力される。これによって、シリアルシフ
トレジスタ５０にロードクロックが与えられる。そして
、デコーダ６１のうち、その出力が「１」となっている
ものに対応したシリアルシフトレジスタ５１がセットさ
れる。

こノ後１次のローアドレスストローブ信号の前縁微分信
号で、データトランスファーイネーブル信号が「０」と
なる（この場合、データトランスファサイクルは連続し
ないものとする）、シたがって、データトランスファサ
イクル信号、リードデータトランスファサイクル信号、
ライトデータトランスファサイクル信号は、総てリセッ
トされる。これによって、リードポインタとしてのフリ
ップフロップ８０または、ライトポインタとしての７リ
ツプフロツプ８１は反転し、データトランスファサイク
ル完了毎に、交互に、データバッファを選択する。

第５図は、ダブルシリアルデータバッファ３０と入出力
データバッファ４０ａとの間におけるデータのやりとり
を示すタイムチャートである。

ドツトクロック信号とイネーブル信号とは外部の信号で
あり、これらに基づいて、シリアルイネーブル信号とシ
リアルクロック信号とが外部で作成される。今、シリア
ルアドレスバッフ７６０ａの値が２５３であると仮定す
ると、ロードクロック信号によってシリアルカウンタ２
５３がオンとなっている。

シリアルイネーブル信号＝「ｌ」になると、ＡＮＤ回路
５２によって５Ｅ２５３がｒｌＪとなり、２５３番目の
ゲート４１のみ導通状態となる・今、シリアルオペレー
ションモード信号＝「０」、シリアルイン信号（シリア
ルアウト信号の反転信号）＝ｒｌ」とすると、スイッチ
３９によって、シリアルデータバス上のデータが、デー
タバッファ３１．３２へのデータとして供給される。こ
の状態でシリアルクロックが来るとＮＯＲ回路３０ａが
成立し、スイッチ３４で指定されるデータバッフγに対
してストローブパルスが与えられる。

シリアルオペレーションモード信号＝　ｒｌ」　。

シリアルアウト信号＝「１」とすると、スイッチ３８．
３９によって、２５３番目のシリアルデータバッファの
データがシリアルデータバスへ伝えられる０以上によっ
て、ダブルシリアルデータバッファ３０とシリアルデー
タゲート４０との間で、１ビツトデータの転送が実行さ
れる。

上記動作と並行して、シリアルシフトクロックがオンす
ると、この後縁で、シリアルシフトレジスタ５０がシフ
ト動作するので、５Ｃ２５４がセットする。これによっ
て１次のシフトクロックサイクルに入り、シリアル転送
を静返す。

５Ｃ２５５がセットすると、ＡＮＤ回路８２ａによって
、シリアルランナウト信号が出力され、この前縁で０ビ
ツトのシリアル入出力ポインタが反転し、後縁で０ビツ
ト以外のシリアル入出力ポインタが反転する。

また、第１図に示すように、シリアルシフトレジスタ５
０の最終段出力は、０＃Ｉ目のデータ入力に接続されて
いるので、５Ｃ２５５の次は５ＣＯ（ゼロ）となる、こ
のとき、Ｏビットのシリアル入出力ポインタは、シリア
ルランナウト信号によって反転されるので、スイッチ３
４．３８は１次のバッファを指定することとなる。

０ビツトのシリアル入出力ポインタを前縁で反転させる
理由は、０ビツト用スイツチ３８を早いタイミングで切
換え１回路の遅れを補うためである。

以上のように、リードデータトランスファサイクルの実
行によって、リードポインタが反転し、ライトデータト
ランスファサイクルの実行によって、ライトポインタが
反転する。さらにシリアルランナウト信号によって、シ
リアル入出力ポインタが反転する。これらによって、ダ
ブルシリアルデータバッファを交互に選択する動作が説
明された。

次に、以との動作を組合せたシリアルアウト／シリアル
インの具体的動作について説明する。

第６図は、上記実施例におけるシリアルアウト動作を示
すタイムチャートである。

まず、あるラインの途中から始まるデータＡと、次のラ
インのデータＢと、その次のラインのデータＣと、その
次のラインの途中までのデータＤとについて、メモリセ
ルアレーｌＯから、順次、データを読出しシリアルアウ
トするものとする。そして、メモリセルアレー１０から
読出したデータは、ｌライフ分づつ、ダブルシリアルデ
ータバッファ３０を構成する２つのバッファに、交互に
保持される。上記２つのバッファは、それぞし、「バッ
ファＯ」、「バッファ１」でアル。

最初に、外部のコントローラによって、時刻Ｔ１におい
て、ダミーのシリアルイン（ＳＩ）データトランスファ
が実行される０次の本来のシリアルアウト（ＳＯ）デー
タトランスファの実行とが組になって、総てのポインタ
をリセットする。

時刻Ｔ２において、リードトランスファーが実行される
。このときに、リードポインタ信号が「０」であるので
、バッファ「０」にデータＡが取込まれ、データＡのス
タートポイントがカラムアドレスで与えられるとともに
、リードポインタ信号が「１」に切換わる０時刻Ｔ３に
おいて、リードトランスファーが実行され、リードポイ
ンタ信号が「１」であるので、「バッファｌ」にデータ
Ｂが取込まれるとともに、リードポインタがｒＯＪに切
換わる。

そして、時刻Ｔ４において、シリアルイネーブル信号が
立上ると、データＡのシリアルアウトが実行される。

データＡのシリアルアウトが終了すると、タイミングジ
ェネレータ７０から、シリアルランナウト信号が出力さ
れる。これにより、入出力ポインタ信号が「１」になる
、この入出力ポインタの切換わりによって、データＢの
シリアルアウトの実行に入る。

外部のコントローラは、このシリアルランナウト信号の
検出によって１次のデータＣに対するリードデータトラ
ンスファーを実行する。これにより、「バッファＯ」に
データＣが取込まれ、リードポインタ信号が「１」に切
換おる。

シリアルイネーブル信号が１であるタイミングにおいて
、上記動作を綴り返してシリアルアウト動作が続行する
。外部のコントローラがデータの途中で完了したい場合
は、シリアルイネーブル信号を「０」にすれば、シリア
ルアウトは完了する。

第７図は、上記実施例におけるシリアルイン動作を示す
タイムチャートである。

この動作が、第６図に示すシリアルアウト動作と異なる
点は１時刻Ｔｌにおいて、ダミーのシリアルアウト（Ｓ
　Ｏ）データトランスファサイクルを実行し、次のシリ
アルインデータトランスファサイクルにおいて、全ポイ
ンタをリセットする点である。さらに、シリアルインす
る前に、データバッファに予め、その前のメモリのデー
タをり一ドデータトランスファによってセットしておき
、そのロー（ＲＯＷ）の途中からデータが入力されても
、シリアルインされない部分のデータが変わらないよう
にする。

また、シリアルイネーブル信号検出によってライトデー
タトランスファを実行した後、リードデータトランスフ
ァによって、次にデータがメモリに入るローの内容を読
出し、データバッファにセットする動作が伴う。

さらに、コントローラは、そのシリアルイネーブル信号
を「０」とした後、動作を完全に終了するために、ライ
トデータトランスファによって、最後のデータをメモリ
に書込む動作を行い、そのコントローラは動作を終結す
る。

なお、メモリセルアレー１０の代りに、他の記憶部を使
用してもよい。

［発明の効果］ 本発明によれば、任意のアドレスから任意の長さのデー
タを入出力でき、ランダムアクセスポートとシリアルポ
ートとを完全に非同期で入出力でき、また、通常のスピ
ードの回路のみで動作させることができるという効果を
有する。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図〒ある。 第２図は、上記実施例におけるシリアルポート部分の詳
細を示す回路図であり、メモリセルアレーの中の１つの
メモリセル（Ｉビット）に着目した場合の回路図である
。 第３ｒｇＪは、タイミングジェネレータの具体例を示す
回路図である。 第４図は、データトランスファーサイクルの動作を示す
タイムチャートである。 第５図は、ダブルシリアルデータバッファと入出力デー
タバッファとの間におけるデータのやりとりを示すタイ
ムチャートである。 第６図は、上記実施例におけるシリアルアウト動作を示
すタイムチャートである。 第７図は、上記実施例におけるシリアルイン動作を示す
タイムチャートである・ １０・・・メモリセルアレー、 ２０・・・データトランスファゲート、３０・・・ダブ
ルシリアルデータバッファ。 ４０・・・シリアルデータゲート。 ５０・・・シリアルシフトレジスタ、 ６０・・・シリアルアドレスデコーダ、７０・・・タイ
ミングジェネレータ。 第１図 ＩＦ５図 シＩフル小°−一゛−で・７７９イミンワ゛渚櫻　　　
　　。

Claims (6)

【特許請求の範囲】
1. （１）記憶部とシリアルポートとの間に設けられた２つ
   のデータバッファと； 前記記憶部と前記データバッファとの間の接続関係を制
   御するライトポインタとリードポインタと； 前記データバッファとシリアルデータバッファとの間の
   接続関係を制御する入出力ポインタと； を有することを特徴とするデュアルポートメモリ。
2. （２）特許請求の範囲第１項において、 前記ポインタのリセットは、データトランスファーサイ
   クルによって指定される前記シリアルデータバッファの
   入出力モードの変化が生じたときに、ポインタをリセッ
   トすることによって達成されることを特徴とするデュア
   ルポートメモリ。
3. （３）特許請求の範囲第１項において、 前記ライトポインタと前記リードポインタとは、互いに
   独立して動作し、前記各ポインタの指定するデータトラ
   ンスファーの実行が終了したときに、そのポインタが反
   転することを特徴とするデュアルポートメモリ。
4. （４）特許請求の範囲第１項において、 前記入出力ポインタは、シリアルアドレスバッファが指
   定するシリアルセレクトアドレスがランナウトしたとき
   に、反転するものであることを特徴とするデュアルポー
   トメモリ。
5. （５）特許請求の範囲第４項において、 前記ランナウトの信号を出力することを特徴とするデュ
   アルポートメモリ。
6. （６）特許請求の範囲第１項において、 前記入出力ポインタは、０番地目のシリアルデータバッ
   ファ用ポインタと、０番地目以外のシリアルデータバッ
   ファ用ポインタとで構成されていることを特徴とするデ
   ュアルポートメモリ。